Синхрогенератор синхронной сети

СОЮЗ СОВЕТСНИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 9) ВО (1 и н,ГОсудАРстВенный номитет сссРпо делАм изОБРетений и ОтнРытии(54)(57) 1. СИНХРОГЕНЕРАТОР СИНХРОННОЙ СЕТИ, содержащий последовательносоединенные задающий генератор, делитель частоты и блок формирователейслужебиых сигналов, а также формирователь синхросигналов и блок установления исходного состояния, выходкоторого подсоединен к второму входуделителя частоты, причем выход Формирователя синхросигналов и выходыблока формирователей служебных сигналов являются соответственно выходом синхросигналов и выходами служебных сигналов синхрогенератора, о т -л и ч а ю щ и й с я тем, что; сцелью повышения надежности синхронизации синхронной сети, введеныпоследовательно соединенные формирователь импульсов запрета и анализатор синхросигналов, а также блоктактирования, при этом выход блокатактирования подключен к объединенным входам блока установления исходного состояния и анализатора синхросигналов, второй вход которого подключен к выходу Аормирователя синхросигналов, а первый и второй выходы анализатора синхросигналов подсо. 51) Н 03 Ь 7/00; Н 04 Ь 7/02 единены соответственно к управляйщим входам блока установления исход" ного состояния и Формирователя синхросигналов, тактовые входы которого подключены к соответствующим выходам делителя частоты, второй выход формирователя синхросигналов подсоединен к входу формирователя импульсов запрета, а вход синхросигналов и тактовый вход блока тактирования подключены соответственно к выходу формирователя синхросигналов и второму выходу задающего генератора.2, Синхрогенератор по п.1, о т - л и ч а ю щ и й с я тем, что анализатор синхросигналов содержит последовательно соединенные блок задержки, первый элемент И-НЕ и 2 - .триггер, а также второй элемент И-НЕ, первый вход и выход которого подключены соответственно к прямому выходу и 1 -входу 2 -триггера, ин- . версный выход 3 -триггера подсоединен к второму входу первого элемента И-НЕ, а вход блока задержки подключен к второму входу второго элемента И-НЕ, причем вход блока задерж. ки, С -вход Р -триггера и третий вход второго элемента И-НЕ являются соответственно первым, вторым и третьим входами анализатора синхросигналов, а инверсный и прямой выходы 2 -триггера являются соответственно первым и вторйм выходами анализатора синхросигналов.3. Синхрогенератор по п.1, о т - л и ч а ю щ и й с я тем, что Формирователь импульсов запрета выполнен в виде расширителя импульсов.1140250 Изобретение относится к техникеэлектросвязи и может быть использовано в составе установок в целяхобеспечения их синхронного взаимодействия, в частности, в составе 5установок прикладного телевидения,оработающих в общей синхронной сети.Известен синхрогенератор синхрон-,ной сети, содержащий последовательно соединенные делитель частоты, формирователь синхроимпульсов и блокустановления начального состояния,выход которого подключен к установочному входу делителя частоты ЯНедостатком известного синхрогенератора синхронной сети являетсянизкая надежность синхронизации синхронной сети.Наиболее близким к изобретениюявляется синхрогенератор синхронной 20сети, содержащий последовательносоединенные задающий генератор, делитель частоты и блок формирователейслужебных сигналов, а также формирователь синхросигналов и блок установ 25ления исходного состояния, выход которого подсоединен к второму входуделителя частоты, причем выход формирователя синхросигналов и выходыблока формирователей служебных сигна- З 0лов являются соответственно выходомсинхросигналов и выходами служебныхсигналов синхрогенератора, а первыйи второй входы блока установленияиходног состояния одлены соответственно к второму выходу задающего генератора и выходу формирователя синхросигналов 7,Цель изобретения " повышение надежности синхронизации синхроннойВ.сети. Поставленная цель достигается тем, что в синхрогенератор синхронной сети, содержащий последовательно соединенные задающий генератор, делитель частоты и блок формирователей служебных сигналов, а также формирователь синхросигналов и блок установления исходного состояния, выход которого подсоединен к второму 50 входу делителя частоты, причем выход формирователя синхросигналов и выходы блока формирователей служебных сигналов являются соответственно выходом сиихросигналов и выходами слу жебных сигналов синхрогенератора, введены последовательно соединенные формирователь. импульсов запрета и ъанализатор синхросигналов, а также. блок тактирования, при этом выход блока тактирования подключен к объединенным входам блока установления исходного состояния и анализатора синхросигналов, второй вход которого подключен к выходу формирователя синхросигналов, а первый и второй выходы анализатора синхросигналов под. соединены соответственно к управляющимвходам блока установления исходного состояния и формирователя синхросигна.- лов,тактовые входы которого подключены : к соответствующим выходам делителя частоты, второй выход формирователя синхросигналов подсоединен к входу формирователя импульсов запрета, а . вход синхросигналов и тактовый вход блока тактирования подключены соответственно к выходу формирователя синхросигналов и второму выходу задающего генератора.Анализатор синкросигналов содержит.последовательно соединенные блок задержки, первый элемент И-НЕ и 2 - триггер, а также второй элемент И-НЕ, первый вход и выход которого подключены соответственно к прямому выходу и 1 -входу Э-триггера, инверсный выход 0 -триггера подсоединен к второму входу первого элемента И-НЕ, а вход блока задержки подключен к второму входу второго элемента И-НЕ, причем вход блока задержки, С -вход 2 -триггера и третий вход второго элемента И-НЕ являются соответстгенно первым, вторым и третьим вход я анализатора синхросиг- налов, а инверсный и прямой выходы 2 -триггера являются соответственно первым и вторым выходами анализатора синхросигналов.Формирователь импульсов запрета выполнен в виде расширителя импульсов..На фиг. 1 представлена структурная электрическая схема синхрогенератора синхронной сети; на фиг, 2 - : временные диаграммы, поясняющие работу синхрогенератора синхронной сети.Синхрогенератор синхронной сетисодержит блок 1 тактирования, блок2 установления исходного состояния,задающий генератор 3, анализатор 4синхросигналов, делитель 5 частоты,формирователь 6 импульсов запрета,формирователь 7 синхросигналов иблок 8 формирователей служебных сигналов.140250 4вьдачу собственных синхросигналовв ШРС,Моменты принятия решения о пре,кращении вьдачи синхросигналов в 20 25 30 40 55 В случае состояния 01 РС анализатор синхросигналов вырабатывает .команду, под действием которой форми рователь 7 начинает вьдавать в ЛРСсобственные синхросигналы. После этого анализатор 4 констатирует состояние В, соответствующее работе данного синхрогенератора синхронной се ти в ведущем (автономном) режиме. Анализатор 4 синхросигналов содержит блок 9 задержки, первый элемент 10 И-НЕ, второй элемент 11И-НЕ и 2 -триггер 12,Синхрогенератор синхронной сетиработает следующим образом.Задающий генератор 3 генерируетпоследовательность тактовых импульсов (фиг. 2 а). Делитель 5 частотыформирует ряд последовательностейтактовых импульсов, имеющих кратноезначение частоты следования. Блок 8и формирователь 7 на основании последовательностей тактовых импульсоввырабатывают соответственно служебные импульсы и импульсы синхронизации (синхросигналы) .Сигналы с выходов блока 8 и формирователя 7 поступают по магистральной (многопроводной) шине к приборамустановки, обслуживаемым синхрогенератором синхронной сети,Для обеспечения синхронной работывсех установок сети входы входящихв их состав синхрогенераторов синхронной сети подключены к общей шине распределения (ИРС) .Действующие в НРС синхросигналыпоступают к анализатору 4 через блок1 тактирования за счет чего исключаются неправильная работа анализатора 4 из-за случайного набега фазвнешних синхросигналов,При функционировании анализатора4 возможны следующие альтернативныесостояния 111 РС: отсутствие синхросигналов (О); наличие собственныхсинхросигналов (о); наличие синхросигналов другого синхрогенераторасинхронной сети (5); наличие интерференции нескольких синхросигналов(2),При появлении в 111 РС сигналов другого синхрогенератора синхронной сети анализатор 4 должен зафиксировать состояние 2 интерференции синхросигналов и соответствующей коман дой на формирователь 7 прекратить сеть у разных синхрогенераторов синхронной сети не будут совпадать. При последовательном отключении синхрогенераторов последний из них уже не будет регистрировать интерференции в момент принятия решения. Поэтому анализатор 4 последнего синхрогенератора синхронной сети зафиксирует не состояние 7 , а состояниеи этот синхрогенератор синхронной сети станет ведущим в сети. Анализаторы 4 других синхрогенераторов синхронной сети после прекращения выдачи ими собственных синхросигналов будут регистрировать состояние 3, соответствующее ведомому режиму работы.В этом режиме анализатор 4 вьдает команду в блок 2 установления исходного состояния, разрешающую формирование сигнала для приведения делителя 5 частоты в начальное состояние, что вызывает принудительное фазирование всех формируемых служебных сигналов.Таким образом, изложенное взаимодействие анализатора 4 и формирователя 7 обеспечивает децентрализованную автоматическую реализацию основной функции управления синхронной сетью - вьделения в.ней единственного ведущего синхрогенератора синхронной сетиФ Из-за неограниченного быстродействия реальных радиоэлементов временная разрешающая способность анализатора 4 не бесконечна, поэтому существует ненулевая вероятность одноо временной регистрации состояния 7 в интерферирующих синхрогенераторах синхронной сети, если фазы процессов в них достаточно близки. В таоком случае все они прекратят вьдавать в сеть собственные синхросигналы, и потому в следующем цикле будет зафиксировано состояние а (отсутствия синхросигналов), в результате чего все синхрогенераторы синхронной сети почти одновременно примут решение о вьдаче собственных синхросигналов, и вся сеть вернется в состояние интерференции. Во избежание циклического повторения подобных процессов необходимо обеспечитьразличие условий регистрации "чужих"синхросигналов при их мальй фазовыхотличиях от собственных синхросигналов,Причиной такого различия является естественный "набег Фаз" в несвязанжи между собой задающих генераторах 3. Пока разность Фаз не превышает периода тактовой частоты, состояние сети неотличимо от синхронного. Но когда набег Фаз превыситдлительность периода тактовой частоты, нельзя допускать одновременнойрегистрации состоянияво всех взаимодействующих синхрогенераторах 15синхронной сети, иначе процесс "перебора состояний" не прекратится.Для этого необходимо заблокировать действие анализатора 4 на несколько тактов либо до начала передачи собственного синхросигнала, либосразу же после его окончания.Для блокировки анализа интерференции в синхрогенератор синхроннойсети введен Формирователь 6 импульсов запрета, выход которого соединен с третьим входом анализатора 4,Так как интервал блокировки анализаустановлен после окончания синхроимпульса, то при Формировании им.пульсов запрета используется расширение синхросигналов, для чего входформирователя 6 подключен к делителю 5 частоты через формирователь 7.Для обеспечения возможности иден- З 5тичного подключения всех синхрогенераторов синхронной сети к ШРС Формирователи 7 (выходы которых при этомобьединены) должны быть реализованыпо схеме с "открытым выходом", который через резистор подсоединек к источнику питания.Анализатор 4 содержит 2;-триггер 12, состояние которого определяет ведущий (лог."1") или ведомый45 (лог."0") режим работы синхрогенератора синхронной сети. На С -вход 2 -триггера 12 поступают синхросигна-. лы с Формирователя . На Фиг. 2 б показаны начальный и конечный участки этого синхросигнала. Фронты синхросигнала должны соответствовать середине интервала между моментами тактирования в блоке 1 тактирования, . поскольку при этом достигается ну левое математическое ожидание погрешности синхронизации, На выходе блока 1 тактирования сигнал синхронизации оказывается "привязанным" к моментам тактирования и приобретает вид, например, показанный на Фиг. 2 г.В ведущем режиме (состояние ШРС 8 ) элемент 10 И-НЕ закрыт подачей уровня логического нуля на второй Йход, так что в момент воздействия по С -входу 2 -триггер 12 перезаписывает с 2 - входа уровень логической единицы. Изменение состояния 2 -триггера 12 может произойти только по к -входу при срабатывании элемента 11 И-ЧЕ, на третий вход которого подан разрешающий сигнал с прямого выхода 2 -триггера 12. На второй вход элемента 11 И-НЕ подан импульс запрета с формирователя 6, показанный на фиг, 2 ж, Его перекрытие во времени с собственным синхросигналом (Фиг,2 б) допустимо, так как нелинейный характер взаимодействия собственных синхросигналов с внешними не позволяет определить наличие последних во вре-. мя поддержания уровня логического нуля формирователем 7,Таким образом, изменение состояния 3 -триггера 12 возможно только при поступлении уровня логической единицы на первый вход элемента И-НЕ 11 вне интервала действия импульсов запрета (фиг.2 ж), т.е. при появлении в ШРС интерферирующего синхросигнала другого синхрагенератора синхронной сети(сосгояние ШРС) .В таком случае в З -триггер 12 будет установлено состояние логического нуля, при котором анализатор 4 выдает команду запрета выдачи собственных синхросигналов на формирователь 7 и команду разрешения на блок 2 установления исходного состояния, открывающую следование импульсов установления начального состояния (Фиг. 2 е) на делитель частоты 5.После испэлнения команд синхрогенератор синхронной сети перейдет в ведомый режим. 1) -триггер 12 в момент окончания собственного синхросигнала (Фиг. 2 б) будет фиксировать уровень логического нуля по Р -входу, свидетельствующий о наличии синхросигналов другого синхрогенератора синхронной сети (состояние 6). Для обеспечения устойчивого поддержания ведомого режима при случайных отклонениях частот тактовых импульсов и при наличии искажений Формы распространяемых по сети синхросигналов, сигнал на П -входе 3 - триггера 12 (фиг. 2 д) инвертнрован (элементом 10 И-НЕ) и задержан (блоком 9 задержки) ло отношению к сигналу на входе анализатора 4 (фиг. 2 г) .В случае пропадания внешних синхроимпульсов через 2 -вход в 3-триггер 12 будет записан уровень логической единицы (состояние ИРС Ц ), при котором выдаются команды на разрешение выдачи собственных синхросигналов формирователем 7 и на запрещение функционирования блока 2. После исполнения команд синхрогенератор пе- рейдет в ведущий режим(состояние шрс К).Предлагаемый синхрогенератор синхронной сети по сравнению с известным синхрогенератором синхронной сети обеспечивает более высокую надежность взаимодействия установок сети посредством реализации функции децентрализованного .управления режимами работы (синхронизации) сети