Устройство для вычисления квадрата числа

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН ОЮ (И) 6 Р 7/552 ИСАНИ ТЕН 2209/2406.83.84. БюЖабинИ. КорнейчТарасенко вхогрура аров, В каченко ордена Лен тут им, 50 кой социал на полите летия Вевскии ническии инстликой Октябрьреволюции стическ едены триггетий элемент первыи, вторэлемент НЕ,клов, счетчи е(53 8) св 6 Р/552, 198 .Г., Корнейчук Электронные ци е машины. Киев рис. 280. олне то входом первоторого соедин фро"Виля счетчика од которого держки, тактовыи инен с вторым ента И и выхо оторого соеди первого эмента НЕ,ыходом геным входомрсный вход дом элнен с од а тора импульсо рого элемента и тоинв первым входомИ и выходом старорого соединен ретьего элемент азряда реги-1) -го разринверсными тра аргумента, вы да которого соеди ен дами элементов второйлементовервого сл руппы, вторыми вхИ первой группы,агаемого и -го разторым входом трет м о ом матора и мента И,ьего э ход счетнымторого сслагаемо нен лад выд ра и вход гумента, младшего с выходо аргумент вход в разряд младш од ОСУДАРСТВЕННЫй НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЬГПМ К АВТОРСКОМУ СВИДЕТЕПЬСТ(54)(57) УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ КВАДРАТА ЧИСЛА, содержащее регистр аргу мента, регистр результата, сумматор,пер вую и вторую группы элементов И, группу элементов ИЛИ, генератор импульсов, первый входы 1 -х,элементов группы (1 =1, и -2, где и разрядность аргумента) соединены с выходами 1 -х элементов И первой группы, вторые входы 1 -х элементов ИЛИ группы соединены с выходами-х элементов И второй группы, выходы 1 -х элементов ИЛИ группы соединены с входами (1 + +1)-х разрядов первого слагаемого сумматора, разрядные выходы которого соединены соответственно с разряд ными, входами регистра результата, выходы-х разрядов которого (=Г, 2 п) соединены с входами ( ф 2)-х разрядов второго слагаемого сумматора,1-е разрядные выходы регистра аргумента соединены с первыми входа -х элементов И первой группы, разрядные выходы регистра аргута (к=2, и -2) соединены с прямыми дами (К)-х элементов И второй ппы, выход о -го разряда регистаргумента соединен с прямым вхоиэлемента И второй группы, л и ч а ю щ е е с я тем, что, с ью повышения быстродействия, в немент ИЛИ, счетчик ци задержки, выход пере го соединен с первым элемента И, выход ко с входом установки н ыход которого соединен со риггера, выход кос входом первого его разряда суммато чи кода регистра ар орого слагаемого сумматора соединен го разряда регистра сдвига информациислагаемого сумматора, 1 -е разрядные выходы регистра агрумента соединены с первыми входами 1 -х элементов И первой группы, к -е разрядные выходы регистра аргумента (К=2, Н -2) соединены с входами (и-х элементов И второй группы, выход и-го разряда регистра аргумента соединен с прямым входом Нэлемента И второй группы, цополнительно введены триггер, пер вый, второй и третий элементы И, элемент НЕ, элемент ИЛИ, счетчик циклов, счетчик задержки, выход переполнения которого соединен с первым входом первого элемента И, выход 15 которого соединен с входом установки нуля счетчика задержки, тактовый вход которого соединен с вторым входом первого элемента И и выходом элемента НЕ, вход которого соединен 20 с выходом генератора импульсов и прямым входом второго элемента И, инверсный вход которого соединен с первым входом третьего элемента И и выходом старшего разряда регистра аргу мента, выход (н)-го разряда которого соединен с инверсными входами элементов И второй группы, вторыми входами элементов И первой группы, входом первого слагаемого и-го разряда сумматора и вторым входом третьего элемента И, выход которого соединен со счетным входом триггера, выход которого соединен с входом первого слагаемого младшего разрядасумматора и входом выдачи кода регистра аргумента, вход второго слагаемого младшего разряда сумматора соединен с выходом младшего разрядаасумматора соединен с выходом млад щего разряда регистра аргумента, вход сдвига информации регистра результата соединен с выходом второго элемента И и первым входом элемента ИЛИ, выход которого соединен с входом сдвига регистра аргумента, третьим входом третьего элемента И и счетным входом счетчика циклов, вход записи кода регистра результата соединен с вторым входом элемента ИЛИ и выходом переполнения счетчика задержки.На чертеже представлена блоксхема устройства.Устройство для вычисления квад рата числа содержит регистр 1 аргумента, первую группу элементов И 2, вторую группу элементов И 3, группу элементов ИЛИ 4, сумматор 5, регистр6 результата, элемент И 7, триггер8, генератор 9 импульсов, элементНЕ 10, счетчик 11 задержки, элементИ 12, элемент И 13, элемент ИЛИ 14,счетчик 15 циклов.В качестве регистра 1 аргументаиспользуется сдвигающий регистр,имеющий цепь сдвига влево на одинразряд. В регистре 1 аргумента предусмотрена выдача прямого кода содержимого регистра 1 аргумента, если на цепь выдачи кода подается нулевой сигнал (триггер 8 в нулевомсостоянии), и выдачи обратного кода,если на цепь выдачи кода подаетсяединичный сигнал с выхода триггера 8.Сумматор 5 содержит (2 п) разрядов и может быть построен в видекомбинационного сумматора, причем,в двух младших и (о) старших разрядах можно использовать полусумматоры. Это связано с тем, что на входы.двух младших разрядов не подается вкачестве второго слагаемого содержимое регистра 6 результата, а на входы (Н) старших разрядов подаетсятолько одно слагаемое с выходов регистра 6 результата, Нужно заметить,что в качестве второго слагаемого длямладшего разряда сумматора 5 используется сигнал с выхода счетноготриггера 8, но так как в младшийразряд не подается сигнал переноса,то он также может быть реализованна основе полусумматора. Регистр 6результата построен на основе триггеров с внутренней задержкой, приеминформации в которые осуществляетсятолько после окончания сигнала приеиа кода,В регистре 6 результата предусмотрена цепь сдвига кода результатана два разряда влево по управляющемусигналу с выхода элемента И 13..Счетчик 11 задержки представляетсобой счетчик с коэффициентом пересчета где 1- .время сложения в сумматоре 5;Сс - время сдвига кодов в регистре 1 аргумента и регистре 6 результата.Управляющий вход счетчика 11 задержки представляет собой цепь установки в "0" счетчика (сигналом с выхода элемента И 12), 1115051=2 (7 ХХ:2 И;-С 1 ф 1=31,Величина (х" ) должна быть просуммирована с учетверенным содержаниемрегистра 6 результата,Счетчик 15 циклов представляетсобой счетчик с коэффициентом пересчета К = /2, если и - четное числоили К = п /2+0,5, если й нечетноечисло. 5Устройство предназначено для получения п старших разрядов 2 = х,Вес младшего разряда результата равен 2" в том случае, если операнд -целое и разрядное число,Устройство работает следующимобразом.В исходном состоянии в регистре1 аргумента находится исходное число х; регистр 6 результата, триггер 8, счетчик 11 задержки и счетчик15 циклов обнулены,С началом вычислений на входыэлементов И. 13 и элемента НЕ 10 поступают тактовые импульсы, периодкоторых равен времени сдвигав регистрах 1 аргумента и результата 6. Операция возведения в квадратчисла хпроизводится за и/2 тактовработы устройства, для четных П и 25за О /2+0,5 тактов для нечетных й,В каждом такте анализируется содержимое старшего разряда регистра1 аргумента, Если а=О, то на выходах элементов ИЛИ 14, И 13 появ- ЗОляются управляющие сигналы сдвига,которые поступают на цепи сдвигарегистров 1 аргумента и результата 6.Кроме того, этим тактовым импульсам(с элемента ИЛИ 14) осуществляетсяизменение состояния счетчика 15 циклов на единицу.Содержимое регистра 1 аргументасдвигается на один разряд, что равносильно удвоению аргумента, а содержимое регистра 6 результата сдвигается на два разряда - учетверению результата. Никаких других действийв случае, когда а=0 не производится.45В том случае, когда ад. =1 вычисления производятся в зависимости отзначения разряда а. Если жеа=0 (а, а. =1 О), то для организации вычислений (в-м цикле)используем формулу Содержимое регистра 1 аргумента передается на сумматор 5 в прямом или обратном коде, в зависимости от состояния триггера 8. Если триггер 8 находится в нулевом состоянии, то через группу элементов И 3 на сумматор 5 передается содержимое регистра 1 аргумента в прямом коде. По единичному состоянию триггера 8 содержимое регистра 1 аргумента передается обратным кодом через группу элементов И 3 на сумматор 5, кроме этого в младший разряд сумматора 5 (по сигналу с триггера 8) прибавляется единица. Вычисление величиныа-хр 1 в в (х)производится схемным образом, т,е. на позицию о -2 разряда сумматора 5 через оэлемент группы элементов И 3 передается содержимое старшего и -1 разряда регистра 1 аргумента (это равносильно вычитанию единицы из 2" -го разряда аргумента х").Например, если Х= 1 ОХХХХХХ, то 2; = (Х;-2" )=0 1 Х Х Х Х Х Х,В этом цикле в первом такте (цикл равен к тактов) срабатывает элемент НЕ 10 и запускается счетчик 11 задержки с коэффициентом пересчета К, на время суммирования величин регистра 1 аргумента и регистра 6 результата на сумматоре 5. По к -му импульсу (по заднему фронту инверсного тактового импульса с выхода элемента НЕ 10) на выходе счетчика 11 задержки появляется единичный потенциал (суммирование закончено). В этом такте происходит прием кода на регистр 6 результата с выходов сумматора 5 (по сигналу с выхода счетчика задержки), сдвиг содержимого регистра 1 аргумента (по сигналу с выхода элемента ИЛИ 14) на один разряд влево, а также к содержимому счетчика 15 циклов прибавляется единица. По заднему фронту к-го импульса происходит срабатывание элемента И 12, на выходе которого появляется единичный потенциал, который является управляющим сигналом для счетчика 11 задержки, Счетчик 11 задержки. сбрасывается в нулевое состояние, что влечет за собой отключение элемента И 12, Устройство переходит в следующий цикл работы, т.е. готово производить вычисления в зависимости от следующих двух старших разрядов аргумента.1115051 едакто Ти НИИПИ Гоаж 698дарственногизобретенийЖ, Рау аказ 6771/3 Подписнкомитета СССР открытиикая наб., д. по дел 13035, Мос