Функциональный преобразователь

интервала, заключающего в себе искомый код, причем на каждом ваге величина укаэанного интервала уменьшаетсявдвое, Адреса, по которым хранятся впервом блоке 11 памяти аргумента верхняя и нижняя границы интервала, фиксируются соответственно на регистрах7 и б, В каждом такте адреса с.указанных регистров 6 и 7 поступают навходы сумматора 8, код с выхода которого со сдвигом на один разряд впра.во фиксируется на регистре 1 О последовательных приближений. Код аргумента, считанный с первого блока 11 памяти, поступает на схему 9 сравнения,где сравнивается с кодом аргумента,заданного на регистре 1, Если считанный код совпадает с кодом поступившего аргумента, то на выходе признака равенства первой схемы 9 сравнения формируется единичный сигнал, который свидетельствует о том, что искомое ближайшее найдено, а его адресзафиксирован на регистре 1 О последовательных приближений.Если считанный код не равен кодупоступившего аргумента, то осуществляется прием информации из регистра1 О последовательных приближений в регистр 6 нижней границы или регистр7 верхней границы в зависимости отсостояния первого триггера 4,Описанная процедура повторяется дотех пор, пока на выходе признака равенства первой схемы 9 сравнения небудет сформирован сигнал единичногоуровня либо содержимое регистра 10последовательных приближений не сравнится с содержимым регистра 6 нижнейграницы, т,е, пока на выходе второйсхемы 14 сравнения не появится единичный сигнал, который через первый элемент И 5 поступает на вход элементаИЛИ 16, который инициирует считываниеиз второго блока 12 памяти кода значения функции, Этим же сигналом второй триггер 13 устанавливается внуль, и преобразователь возвращаетсяв исходное состояние,эовано в специализированных вычислителях.Бель изобретения - повьппение быстродействия преобразователя.На чертеже представлена функциональная схема устройства.Преобразователь содержит регистраргумента, информационный вход. 2,вход 3 запуска, первый триггер 4,первый элемент И 5, регистр 6 нижнейграницы, регистр 7 верхней границы,сумматор 8, первую схему 9 сравнения, 15регистр 10 последовательных приближений, первый 11 и второй 12 блоки па.мяти, второй триггер 13, вторую схему 14 сравнения, второй элемент И 15,элемент ИЛИ 1 б, третий элемент И 17, 20выход 18 результата, тактовый вход19 и элемент 20 задержки,Функциональный преобразователь работает следующим образом.В исходном состоянии в первом блоке 11 памяти записаны дискретные значения аргумента, во втором блоке 12памяти - соответствующие им значенияфункции, причем квантование выполнено таким образом, что интервалы между двумя соседними значениями функции .одинаковы, Второй триггер 13 находитсяв нулевом состоянии, все разряды ретгистра 6 нижней границы - в нулевомсостоянии, все разряды регистра 7верхней границы - в единичном, При ьнеобходимости вычисления функции наинформационный вход 2 подается кодаргумента, Одновременно на вход 3 запуска устройства подается сигнал, по 40которому производится запись кода аргумента в регистр 1 аргумента и установка второго триггера 13 в единичное состояние, сигнал с прямого выхода которого открывает третий элемент И 17 для прохождения синхронизирующих импульсов с тактового входа19 на регистр 10 последовательныхприближений, первый триггер 4, а также на элемент 20 задержки, с выходакоторого синхроимпульсы поступают нарегистры 6 и 7 нижней и верхней границы. Под действием синхроимпульсовсреди кодов, хранящихся в первом блоке 11 памяти аргумента, реализуетсяпоиск ближайшего меньшего к аргументупоиска, зафиксированного на регистре1 аргумента. Указанный поиск осуществляется последовательным выделением Формула изобретения Функциональный преобразователь, содержащий первый блок памяти, первую схему сравнения, регистр последовательных приближений и регистр аргумента,.причем информационный вход устройства соединен с информационным . 3 1508207Изобретение относится к вычислительной технике и может быть исполь1508207 Составитель С,КуликовРедактор А,Огар. Техред Л,Олийнык Корректор Н, Борисова Заказ 5541/50 Тираж 668 ПодписноеВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ СССР113035, Москва, Ж, Раушская наб., д. 4/5 Производственно-издательский комбинат патент", г.Ужгород, ул. Гагарина,101 евходом, регистра аргумента, выход которого соединен с входом первого операнда первой схемы сравнения, вход второго операнда которой соединен с5 выходом первого блока памяти, адресный вход которого соединен с выходом регистра последовательных приближений, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродействия,10 в него дополнительно введены второй блок памяти, сумматор, вторая схема сравнения, регистр нижней границы, регистр верхней границы, два триггера, два элемента И, элемент ИЛИ и 15 элемент задержки, причем выход признака неравенства первой схемы сравнения соединен с информационным входом первого триггера, прямой и инверсный выходы которого соединены с 20 входами разрешения записи соответственно регистра верхней границы и регистра нижней границы, выходы которых соединены с входами соответственно первого и второго слагаемых 25 сумматора, выход которого соединен со сдвигом на один разряд в сторону младших разрядов с информационным входом регистра последовательных приближений, выход которого соединен с адресным входом второго блока памяти и информационными входами регистров нижней и верхней границ, вход установки в "1" регистра верхней границы и вход сброса регистра нижней границы объединены и соединены с инверсным выходом второго триггера,выход регистра нижней границы соеди-,нен с входом первого операнда второйсхемы сравнения, вход второго операнда которой объединен с информационным входом регистра последовательныхприближений, выход признака равенства второй схемы сравнения соединен спервым входом первого элемента И, выход которого соединен с первым входомэлемента ИЛИ, второй вход которого со.единен с выходом второго элемента И,первый вход которого соединен с выходом признака равенства первой схемысравнения, выход элемента ИЛИ соеди" .нен с входом стробирования второгоблока памяти и входом сброса второготриггера, вход установки которого исинхрониэирующий вход регистра аргумента объединены и соединены с входомзапуска устройства, прямой выход второго триггера соединен с первым входом третьего элемента И, второй входкоторого соединен с тактовым входомустройства, выход третьего элемента Исоединен с синхронизирующими входамипервого триггера, регистра последовательных приближений, стробирующим .входом первого блока памяти, вторымвходом первого элемента И и входомэлемента задержки, выход которого соединен с синхронизирующими входами ре.гистра нижней границы, регистра верхней границы и вторым входом второгоэлемента И, выход второго блока памяти соединен с выходом результата устройства.