Цифровой частотный дискриминатор

(19 (и) ОПИСАНИЕ ИЗОБРЕТ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(54)(57) 1.ЦИФРОВОЯ ЮСТОТНЦЯ ДИСКРИМИНАТОР, содержащий генераторопорной частоты, фаэовращатель, ге.нератор синхронизирующмх импульсов,ограничитель и два измерительныхканала, казцрюй иэ которых содержитпоследовательно соединенные фазовыйдетектор и аналого-циФровой преобразователь и последовательно соединенные первый блок задержки, пер"вый перемножитель и первый сумматор,а также второй перемножитель н первый блок усреднения, причем первые.входы фазовых детекторов каждого канала соединены с выходом ограничйтеля, вход которого является входомцифрового частотного дискриминатора,вторые входы фазовых детекторов непосредственно и через фазовращательсоединены с генератором опорной частоты, управляющие входы аналогоцифровых преобразователей соединены с генератором синхроннзирующихнмпулъоов, а выход первого блока заФерами каадого канала через второйпервеоамтелв Ооедниен О вторымвходом первого сумматора другогоканала, о т л м ч а ю щ и й с ятем, что, с целью увеличения чувствительности, в него введены первый, второй и третий регистры числа и блок вычмтания, а в каждый канал- третий перемиожитель, второй сумматор, блок обработки сигналов, второй блок усреднения, четвертый пере- множитель и последовательно включенные второй блок задержки, пятый перемножитель, третий сумматор, шестой перемножитель и четвертый сумматор, причем выход аналого-цифрового преобразователя в каждом канале соединен с первым входом второго и четвертого сумматоров, выход второго сумматора соединен с входом первого блока задержки и через первый блок усреднения с первым входом блока обработки сигналов, выход чет- (в вертого сумматора соединен с входом второго блока задержки .и через второй блок усреднения с вторым входом блока обработки сигналов другого канала, выход первого сумматора ,через третий перемножнтель соединен с вторым входом второго сумматора, выход второго блока-.задержки через четвертый перемножнтель соединен с вторым входом третьего сумматора другого канала, выход первого регистра числасоединенс вто- р рыми входами третьего и шестого .перемножителей каждого канала, вы- ( ход второго регистра числа - с вторыми входамипервого и пятого пере- множителей, выход третьего регмст" 4 рЬ ра чижа -. с вторыми входами вто- В рого и четвертого перемножителей каждого канала, при этом выход генератора синхрониэирующих импульсов соединен с управляющими входами первого и второго блоков задервкм, первого и второго блоков усрадмеммй маз(дого канала, а выходы блоков Обработки Омгйалев камдого канала соединены О входамм блока вычитания, выход которого является выходом цифрового частотного диет,скрими)(атора.1059661 30 40 45 2. Дискриминатор по п.1, о т л и ч а ю щ и й с я тем, что блок усреднения содержит М -1 последовательно соединенных сумматоров, й -1 последовательно соединенных блоков задержкиблок нормировки и блок памяти, причем первый вход первого сумматора и вход первого блока задержки объединены и являются входом блока усреднения, выход каждо 1Изобретение относится к радиотехнике и может использоваться вцифровых устройствах измерения частоты.Известен цифровой частотный дискриминатор, содержащий ограничитель, генератор опорной частотыфазовращатель, реверсивный счетчики два канала, каждый иэ которыхсодержит Фазовый детектбр и логические элементы цифровой техники 1 .ФОднако цифровой частотный дискриминатор имеет низкую разрешающую способность,Наиболее близким к предлагаемому по технической сущности является цифровой частотный дискриминатор, содержащий генератор опорной частоты, . Фазовращатель, генератор синхрониэирующих импульсов, ограничитель и два измерительных канала, каждый иэ которых содержит последовательно соединенные фазовый детектор и аналого-цифровой,преобразователь и последовательно соединенные первый блок задержки, первый первмножителЬ и первый сумматор, а также второй перемножитель и первый блок усред" кения, причем первые входы фазовых детекторов каждого канала соединены с выходом ограничителя, вход которого является входом цифрового частотного дискриминатора, вторые входы Фазовых детекторов непосредственно и через фазовращатель сое. динены с генератором опорной часто" ты, управляющие входы аналого-цифро" вых преобразователей соединены с генератором синхрониэирующих импуль" сов, а выход первого блока задержки каждого канала через второй пере- множитель соединен с вторым входом первого сумматора другого канала, причем выходы каждого канала подключены к соответствующим входам решающего блока, выход которого является выходом цифрового частотного дискриминатора 2 . го блока задержки соединен с вторымвходом соответствующего сумматора,выход М -1-го сумматора соединен спервым входом блока нормировки, выход которого является выходом блокаусреднения,при этомвторой входблоканормировки соединен с выходом блока памяти, а управляющие входы каждого блока задержки объединены и являются уп-.равляющим входом блока усреднения,2Однако известный цифровой частотный дискриминатор имеет недостаточную чувствительность,Цель изобретения - увеличение чувствительности. Для достижения цели в цифровойчастотный дискриминатор, содержащий генератор опорной частоты, фазовращатель, генератор синхронизирующих импульсов, ограничитель идва измерительных канала, каждыйиз которых содержит последовательносоединенйые Фазовый детектор и аналого-цифровой преобразователь и последовательно соединенные первыйблок задержки, первый перемножительи первый сумматор, а также второйперемножитель и первый блок усреднения, причем первые входы фазовых 20 детекторов каждого канала.соединены с выходом ограничителя, вход ко": торого является входом цифрового частотного дискриминатора, вторыевходы Фазовых детекторов непосредственно и через фаэовращатель соединены с генератором опорной частоты, управляющие входы аналого-цифровых преобразователей соединены сгенератором синхронизирующих импульсов, а выход первого блока задержки каждого канала через второй перемножитель соединен с вторымвходом первого сумматора другогоканала,:введены первый, второй итретий регистры числа и блок вычитания, а в каждый канал - третийперемножитель, второй сумматор, блок обработки сигналов, второй блокусреднения, четвертый перемножитель и последовательно включенные второйблок задержки, пятый перемножитель,третий сумматор, шестой перемножитель и четвертый сумматор, причемвыход аналого-цифрового преобразователя в каждом канале соединенс первым входом второго и четвертого сумматоров, выход второго сумматора соединен с входом первогоблока задержки и через первый блок,Фусреднения с первым входом блокаобработки сигналов, выход четвртого сумматора соединен с входом второго блока задержки и через второйблок усреднения с вторым входомблока обработки сигналов другого канала, выход первого сумматора черезтретий перемножитель соединен свторым входом второго сумматора,выход второго блока задержки черезчетвертый перемножитель соединен с 1 Овторим входом третьего сумматорадругого канала, выход первого регистра числа соединен с вторыми входами третьего и шестого перемножителей каждого канала, выход второго 15регистра числа - с вторыми входамипервого и пятого перемножителей,выход третьего регистра числа - свторыми входами второго и четвертого перемножителей каждого канала,при этом выход генератора синхронизирующих импульсов соединен с управляющими входами первого и второго блоков задержки, первого и второго блоков усреднения каждого канала, а выходы блоков обработки сигналов каждого канала соединены свходами блока вычитания, выход которого является выходом цифровогочастотного дискриминатора.Кроме того, .блок усреднения содержит )(-1 последовательно соединенных сумматоров, )( -1 последовательно соединенных блоков задержкиблок нормировки и блок памяти, причем первый вход первого сумматора 35и вход первого блока задержки объединены и являются входом блока усреднения, выход каждого блока задержки соединен с вторым входом соответствующего сумматора, выход (8-1)- 40го сумматора соединен с первым входом блока нормировки, выход которого является выходом блока усреднения, прн этом второй вход блокаКОРмиРОВки соеДинен с выходОм блО 45ка памяти, а управляющие входы каждого блока задержки объединены иявляются управляющим входом блокаусреднения.На фиг.1 приведена структурнаяэлектрическая схема цифрового частотного дискриминатора; на Фиг.2структурная электрическая схема блока усреднения; на Фиг,3 - дискриминационная характеристика цифровогочастотного дискриминатора.55Цифровой частотный дискриминатор содержит генератор 1 опорнойчастоты, фазовращатель 2, генератор 3 синхронизирующих импульсов,первый и второй измерительные каналы 4 и 5, каждый иэ которых состоитиз фазового детектора б, аналогоцифрового преобразователя (АЦП) 7,первого блока 8 задержки, первогоперемножителя 9, первого сумматора 65 10, второго перемножителя 11, первого блока 12 усреднения, второго блока 13 задержки, второго, третьего, четвертого сумматоров 14-16, третьего, четвертого, пятого и шес" того перемножителей 17-20, второго блока 21 усреднения, блока 22 обработки сигналов, ограничитель 23, первый, второй, третий регистры 24-26 числа, блок 27 вычитания. Блок 12 (21) усреднения (Фиг.2) содержит (Н) сумматоров 28, (Й) блоков 29 задержки, блок 30 нормировки, блок 31 памяти.Цифровой частотный дискриминатор работает следующим образом,Сигналы от протяженных объектов с несущей частотой 1 поступают на вход ограничителя 23, в котором происходит сжатие динамического диапазона исходных сигналов. С выхода ограничителя сигналы поступают на первые входы фазовых детекторов б, на вторые входы которых от генератора 1 опбрной частоты непосред" ственно и через Фазовращатель 2 поступает сигнал опорНой частоты 10 . Квадратурные составляющие сигнала с выхода фазовых детекторов б поступают в аналого-цифровые преобразователи 7, где квантуются по времени и амцлитуде, С выхода аналого-цифровых преобразователей 7 цифровой код каждой квадратурной составляющей 01 и ЦЧ поступает на первые входы второго и четвертого сумматоров 14 и 16, на вторые входы ко" торых поступают цифровые коды с выходов этих же сумматоров, задержанные на период повторения блоками 8 и 13 задержки и прошедшие обработку в перемножителях 9, 11, 17, 18, 19 и 20 и сумматорах 10 и 15. При этом цифровой код,поступающий на второй вход сумматора 14, задерживается первым блоком 8 задержки и обрабатывается, последовательно проходя первый перемножитель 9, первый сумматор 10 и третий перемножитель17. Аналогично цифровой код, поступающий на второй вход четвертого сумматора 16 последовательно проходит второй блок 13 задержки, пятый перемножитель 19, третий сумматор 15 и шестой перемножитель 20,В первом и пятом перемножителях 9 и 19 происходит умножение выходных величин блоков 8 и 13 задержкиИЧ" ., На хранящееся во втором ре 1 йстре 25 числа значениесову. Первый сумматор 10 из полученной величины Ч;., сов (вычитает цифровой код Ч, снимаемюй с блока 8 задержки другого квадратурного ка нала и умноженный во втором пере- множителе 11 на хранящееся в третьем регистре 26 числа значение з 1 п. Третий сумматор 15 к величине0,75. Пунктирная прямая соответствует прототипу, По сравнениюс прототипом крутизна характеристикийредлагаемсго циФрового частотного дискриминатора в пределах линейногоучастка в 4-5 раз выше, что эквивалентно соответствующему повьааениючувсжвителъности,.Метелева. ектор И.Эрде снов ного агний Рауш/5 ееф, г. Уагород, ул. Проектная ПП Патен Фи Редактор СабскоЗаказ 985 б/57ЭНИИПпо113035,Составит Техред И Е 4 Й ев ю Ю Тирам 93 Государств делам иэобр Москва, Ж-ЗПо митета СС открытий ая наб.,