Запоминающее устройство с автономным контролем

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН П 9) (11) Т СССРТНРЫТИЙОПИСАНИЕ ИЗОБРЕТЕНИАВТОРСКОМУ СВИДЕТЕЛЬСТВУ ГОСУДАРСТВЕННЫЙ .НОМИТЕ ПО ДЕЛАМ ИЗОБРЕТЕНИЙ И О н(71) Минский радиотехнический институт(54)(57 1.3 АПОМИНИОЩЕЕ УСТРОй ТВО.С АВТОНОМНЫМ КОНТРОЛЕМ, содержащее.накопительчисловые входы которого подключены к выходам дешифратора адреса строк, основные и дополнительные усилители, одни из выходов,и входов которых подключены соответственно к основным и к дополни-.тельным разрядным входам и выходамнакопитйля, а управлякв 1 ие входы соединены с первым выходом блока вводаи вывода информации, блок кодирования, выходы которого подключенык первым входам элементов И к входам регистра контрольных разрядов,выходы которого соединены с одниМкиз входов формирователя контрольныхсигналов, деыифратор адресов разрядов, одни из входов и выходов которого подключены соответственно к второму выходу блока ввода и вывода:,ин-.формации и к одним из выходов и входов основного. числового регистра,другие входы и выходы которого соедкнены соответственно с выходамк:ис входами основных усилителей к входами блока кодирования, и дополнйтель-.ный числовой регистр; входы и однииз выходов которого подкличейы квыходам и к входам дополнительныхусилителей и выходам элементов И,а другие выходы - к другим входам Формирователя контрольных сигналов, причем вторые входы элементов И соединены с первым входом блока ввода и вывода информации, который является входом разреиения записи устройства, второй и третий входы .и третий выход блока ввода и вывода инфор мации являются соответственно информационным и адресным входами и инфор.мационным выходом устройства, о т - л и ч а ю ц ее с я тем, что, с целью повышения надежности устройства путем обнаружения и исправления оши бок в двух рядом расположенных разря,- дах строки накопителя, в него введе-+ ны блок вычисления кодов адресов, группы сумматоров по модулю два, пер- Е вый сумматор по модулю два и.элемент ИЛИ, причем первые входы суьвюаторов по модулю два первой группы соединены с выходаии формирователя контрольных сигналов, цервые выходы - с первыми входами сумматоров по модулю два вто- рой и третьей групп, выходы. которых .и вторые выходы су)е)аторов по модулю .два первой группы подключены к входам элемента ИЛИ, выход которого соединен с четвертым входом блока ввода и вы-. вода информации, вторые входы сув- маторов по модулю два групп подключены к выходам блока вычисления кодов адресов, один из входов которого соединен с первым входом блока ввода и вывода информации, а другие входы и второй вход первого сумматора по модулю два подключены к дру- гим выходам дкаифратора адресов разрядов. ,В 2. Устройство по п.1, о т л ич а ю щ е е с я тем, что блок вычис ления кодов адресов содержит второй и третий сумматоры по модулю два, счетчики единиц, логические блоки и элемент НЕ, вход которого соедине с первыми входами логических блоков и является одним из входов блэка,1043743 30 причем одни из входов второго и третьего сумматоров по модулю два и первого счетчика единиц соответственнообъединены и являются другими входами блока, выход элемента НЕ подключен к другим входам второго и третьего сумматоров по модулю два,выходы которых соединены с входамивторого и третьего счетчиков единицсоответственно, выходы первого, второго и третьего счетчиков единиц подключены к вторым и третьим входампервого, второго.и третьего логических блоков, выходы второго и третьего .сумматоров по модулю дваи входы Изобретение относится к вычыслительной технике и может быть использовано при изготовлении БИС ЗУ, имеющих большую площадь кристаллов, а также в системах памяти повышен ной надежности.Известно запоминающее устройство с автономным контролем, содержащее накопитель и схемы логики обрамлениЯФ позволяющие производить обращение Щ при записи и считывании информации к одному из элементов памяти ЭП накопителя Ц .Недостатком этого устройства является невысокая надежность. 15Наиболее близким по .технической сущности к изобретению является запоминающее устройство с автономнцм контролем, содержащее накопитель, числовые шины которого соединены с выходами дешифратора адреса строк, основные и дополнительные разрядные шины накопителя соединены с одними основными и дополнительными шинами соответствующих усилителей записи- считывания, другие шины которых соединены с соответствующими разрядами регистра основных разрядов и входами блока кодирования, выходы блока кодирования соединены с одними входами элементов И и входами допблнительного регистра, выходами связанного с первыми входами схемы вычисления синдрома, вторые шины дополнительных усилителей записи-считывания связаны с регистром 35 дополнительных разрядов и с выходами элементов И, выходы регистра дополнительных разрядов подключены к вторым входам схемы вычисления синдрома другие регистры основных рязрядов 40 связаны с дешифратором адреса разрядов, одни входы которого соединены с адресными разрядными входами .Устройства, вторые входы дешифратора первого счетчика единиц являются выходами блока.3Устройство по пп.1 и 2, о тл. и ч а ю щ е е с я тем, что каждый логический блок содержит четвертый и пятый сумматоры по модулю два, первые входы которых объединены и являются первым. входом .блока, и элемент И, первый и второй входы которого являются вторым и третьим входами блока, причем выход и второй вход элемента И соединены с вторыми входами четвертого и пятого сумматоров . по модулю два соответственно,.выходы которых являются выходами блока.Ъ адреса разрядов связаны с первым выходом блока ввода-вывода информации, второй и третий выходы которо-го соединены соответственно с управляющими входами усилителей записи- считывания и с выходом устройства, первый, второй и третий входы блока ввода-вывода информации соединены соответственно с шинами входной инФормации, разрешения записи и вторыми входами элементов И и с шиной выборки кристалла 2 .Недостатком этого устройства яв- . ляется то, что оно не обеспечивает безошибочную обработку информации при возникновении двух, в частности рядом расположенных дефектных запо-минающих элементов ЗЭ), что снижает надежность устройства.Целью изобретения является повышение надежности устройства.за счет обнаружения и исправления ошибок в двух рядом расположенных разрядах строки накопителя.Поставленная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее накопитель, числовые входы которого подключены к выходам дешифратора адреса строк,основные и дополнительные усилители, одни из выходов и вхо дов которых подключены соответственно к основным и к дополнительным разрядным входам и выходам накопителя, а управляющие входы соединены с первым выходом блока ввода и вывода информации, блок кодирования, выходы которого подключены к первым входам элементов И и входам регистра контрольных разрядов, выходы которого соединены с одними из входов Формирователя контрольных сигналов, дешифратор адресов разрядов, один иэ входов и выходов которого подключены соответственно к второмувыходу блока ввода и вывода информа-.ции и к одним из выходов и входовосновного числового регистра, другиевходы и выходы которого соединенысоответственно с выходами и с входами основных усилителей и входамиблока кодирования, и дополнительныйчисловой регистр входы и одни извыходов которого подключены к выходам и к входам дополнительных усцлителей и выходам элементов И, а 10другие выходы - к другим входамформирователя контрольных сигналов,причем вторые входы элементов Исоединены с первым входом блока ввода и вывода информации, который 5является входом разрешения записиустройства, второй и третий входыи третий выход блока ввода и выводаинформации являются соответственноинформационным и адреснь 1 м входами .20и информационным выходом устройства,введены блок вычисления кодов адресов, группы оумматоров по модулюдва, первый сумматор по модулю. дваи элемент ИЛИ, причем первые входы25сумматоров по модулю два первойгруппы соединены с выходами формирователя контрольных сигналов,первые выходы в , с первыми входамисумматоров по модулю два второйи третьей групп, выходы которых ивторые выходы сумматоров по модулюдва первой группы подключены к входам элемента ИЛИ, выход которогосоединен с четвертым входом блокаввода и вывода информации, вторыевходы сумматоров по модулю два группподключены к выходам блока вычисления кодов адресов, один из входовкоторого соединен с первым входомблока ввода и вывода информации, 40а другие входы и второй вход первого сумматора по модулю два подключены к другим выходам дешифратораадресов разрядов,Кроме того, блок вычисления 45кодов адресов содержит второй и тре .тий сумматоры по модулю два, счет.чики единиц, логические блоки и элеиент НЕ, вход которого соединен спервыми входами логических блоков,и является, одним из входов блока,причем одни из входов второго и третьего сумматоров по модули два ипервого счетчика единиц соответственно объединены и являются другимивходами блока, выход элемента НЕподключен к другим входам второгои третьего сумматоров по модулю два,выходы которых соединены с входамивторого и третьего счетчиков единицсоответственно, выходы первого,60второго и третьего счетчиков единиц подключены к вторым и третьимвходам первого, второго, и третьегологических блоков, выходы второгои третьего сумматоров по модулю двв 65 и входы первого счетчика единиц являются выходами. блока.При этом каждый логический блоксодержит четвертый и пятый сумматоры по модулю два, первые входыкоторых объединены и являются первьж входом блока и элемент И, первый и второй входы которого являются Ъторым и третьим входами бло-.ка, причем выход и второй вход элемента И соединены с вторыми входами четвертого и пятого сумматоровпо модулю два соответственно, выходы которых являются выходами бло.ка.На фиг .1 представлена функциональная схема предлагаемого устройства; на фиг.2 - то жевычислениякодов адресов.Предлагаемое устройство содержит накопитель 1 с дополнительнымиразрядами 2, числовыми входами 3,основными 4 и дополнительными 5разрядными выходами и входами, дешифратор б адреса строк, основные7 и дополнительные 8 усилители соЬходами 9 и 10 соответственно, основной 11 и дополнительный 12 числовые регистры, блок 13 кодирования,элементы И 14, дешифратор 15 адресов разрядов со входами и выходами16, На фиг.1 обозначены другие выходы 17 дополнительного числовогорегистра. Устройство содержит такжеформирователь 18 контрольных сигналов, регистр 19 контрольных разрядов, первую группу сумматоров 20по модулю два с первыми входами 21и первыми выходами 22, вторую23 и третью 24 группы сумматоровпо модулю два. На фиг.1,обозначенытакже вторые выходы 25 сумматоровпервой группы, Устройство содержиттакже элемент ИЛИ 26, первый сумматор 27 по модулю два со входами28 и 29, блок 30 ввода и выводаинформации с выходами 31-34 и входами 35-37 и блок 38 вычислениякодов адресов со входами 39-41и выходами 42-44. Блок вычислениякодов адресов содержит (фиг.2)второй 45 и третий 46 сумматорыпо модулю два, элемент НЕ 47, первый 48, второй 49 и третий 50 счетчики единиц с выходами 51-53 соответственно, первый 54, второй55 и третий 56 логические единицы55 и третий 56 логические блоки,каждый из которых содержит,элемент И 57, четвертый 58 и пятый59 сумматоры,Счетчики единиц 48-50 предназначены для установления отсутствияединичных символов и присутствияодного единичного символа в двоичном слове. Поэтому при количестверазрядов в этом слове каждый счетчик 48-60 будет состоять из одногоя-входового элемента ИЛИ.-НЕ, элементов НЕ и в- входовых логических элементов ИЛИ-НЕ.Предлагаемое устройство работает следующим образом.Принцип работы устройства основан на свойстве кода Хемминга, состоящем в том, что место вектор- столбца в проверочной матрице Нт,к кода, совпадающего с контрольным сигналом, указывает однозначно положение этого разряда в накопителе. учитывая, что к основных вектор-столбцов матрицы Нкода не должны содержать нулевого числа и двоичных чисел, на одной из позиций которых стоит "1",постро-,: им такую матрицу, первые Ь разрядов вектор-столбцов которой будут совпадать с кодами адресов всех разрядов матрицы накопителя; Для этого каждый вектор-столбец проверочной матрицы дополняется двумя разрядами с учетом отмеченного условия. Для примера показана матрица 88 10 15 20 01010101 10000 00110011 01000 00001111 00100 11101000 00010 10000000,00001 ЗО В режиме считывания информации сигналы на входах 35 и 36 отсутствуют, Как и в режиме записи, в регист. ры 11 и 12 заносится слово, хранящееся в справшиваемой строке накопителя 1. По К считанным разрядам (в сло. слово могут быть ошибки) блок 13 фор-, мирует вновь Р разряды, которые записываются в регистр 19. Далее опре деляется,является ли спрашиваемый бит правильнью, т.е. соответствующим записанному. Для этого в формирователе 18 формируется сигнал б, равный, нулю лишь при отсутствии ошибок в 65 В режиме записи информации на входы дешифратора 6 фиг.1) поступает код адреса опрашиваемой строки, В соответствии с этим возбуждается один из входов 3 накопителя, Одновременно на основании кода адреса опрашивае.мого разряда, поступающего по входам40 и 41, и единичных сигналов на входах 35 и 37, в регистре 11 и выбираемом разряде записывается двоич ная информация, поступающая по входу 36. По К разрядам опрашиваемой строки, с учетом записываемого в блоке 13 формируются Р дополнительных раз-. рядов которые через элементы И 14 пос тупают на входы 10 усилителей 8.Кодовое слово, состоящее из П 1+р разрядов, усилителями 7 и 8 записы,вается в соответствующую строку нако. лителя 1, На этом циклзаписи закон чен. считанном кодовом слове. Одновременно с этим в блоке 38 устанавливаетсясоответствие расположения опрашиваемого и соседних с ним разрядов вектор-столбцем матрицыН .Поступающиена входы 40 и 41 .блока 38 6 разрядовкода адреса опрашиваемого разрядав сумматорах 45 и 46 (фиг,2) формируют в разрядов кодов адресов, расположенных по обе стороны от опрашиваемого столбца накопителя 1 путем добавления и вычитания единичного бита,поступающего с выхода элемента НЕ 47.На одном из выходов счетчиков 48-50присутствует единичный сигнал, еслив анализируемых разрядах будут, однинули, а на втором выходе тот же сигнал появится при наличии в этих разрядах одной и только одной единицы,Блоки, 54-56 вырабатывают два дополнительных разряда и на выходах 42-44блока 38 формируются; три вектор-столбца матрицыЦп ц порядковые номера которых будут такими же, как у опрашиваемого и соседних с ним разрядов опрашиваемого слова (считаем, что дефектными могут быть два из трех соседних разряда.,) В сумматорах 21 установлено (при сложении вектор-столбцаопрашиваемого разряда М и сигналаб),произошла ли ошибка в опрашиваемомразряде. Если ошибка возникла, на выходе 25 появится единичный сигнал(во всех разрядах полученной суммыбудут нулевые символы. На выходахсумматоров 23 и 24 присутствуютединичные символы, если соответственно выполняются условия 59 КЭК =0и 50 фМ,ЭК =О, где Кд и К означаютсоседние с опрашиваемым вектор-столбцы проверочной матрицы, а 9 - сложение по модулю два. При ошибочномопрашиваемом бите на выходе элемента ИЛИ 26 находятся единичный сигнал,который в сумматоре 27 инвертируетбит поступивший с выхода 29 дешифратора 15. Правильная информация черезблок 30 поступает на выход 33 устройства. Если в опрашиваемой строке дефектны один или два других (не считываемых) бита, то они будут скорректированы при их считывании из .накопителя 1,В случае отказа одного из дополнительных разрядов 2 на выходе элемента ИЛИ 26 никогда не будет единич.ного сигнала, и все считываемые битыбудут проходить на выход устройства беэ изменений,В качестве примера рассмотримзапись и считывание информационногослова, состоящего иэ восьми битов.Пусть, например, с учетом эаписываемогб символа и состояния остальныхЗЭ,основных разрядов строки накопителя 1 хранению подлежит словоА =10110111, Тогда в дополнительных разрядах 2 строки, согласно прове рочной матрицеНО 8 должны быть записаны дополнительные биты 10101. Сформированное таким образом кодовое слово В=.10110111 10101 записывается в опрашиваемую строку. Положим далее, что при считывании символа пятого разряда в регистры 11 и 12 эаписывается слово В = 10101111 10101 (дефектные разряды подчеркнуты). В регистр 19 записываются пять вновь сфор мированных блоком 13 символов 01011. В формирователе 18 Формируется сигнал 5=11110. На входах 40 и 41 дешифратора 15 установлен код адреса опра шиваемого разряда 100 а при считывании четвертого разряда - 011) . С помощью этого кода.на выходах 42-44 блока 38 сформируются соответственно двоичные числа 01100, 00101, 00011 при 2 О считывании четвертого бита - соответ. ственно 00011, 01100, 010101 . Биты, поступающие с выходов 42 блока 38 в сумматорах 21 поразрядно складаваются с сигналом 8 : 01100+11110= = 10010/О. Результат сложения пос,тупает на первые входы сумматоров 23 и 24, на выходах которых соответственно Формируютсялогические "О" и "1" на выходе 25 сумматоров 21 такие 0"), Единочный символ с выйт хода 28 элемента ИЛИ 26 проинвертирует в сумматоре 27 неправильно считанный бит: 41 ф на "Од. Это поз волит на выходе 33 устройства полу чить правильную информацию.. Таким образом, предлагаемое ЗУбнаруживает и исправляет ошибки ввух рядом расположенных разрядах опрашиваемой строки матрицы накопи О теля по сравнению с коррекцией только одной ошибки в известном устройстве, за счет чего увеличивается надежность ЗУ, поскольку анализ ста. тистики распределения дефектов на час 5 тично годных кристаллах базового обьекта показал, что практически все (95) двойные дефекты в строках накопителя расположены в соседних разрядах. При этом избыточность предлагаемого ЗУ практически не. увеличивается, так как если в известном устройстве при матричной организации накопителя для БИС ЗУ емкостью четыре, шестнадцать и шестьдесят четыре К бит необходимо дополнительно расположить на кристалле соответственно семь, восемь и девять столбцов ЗЭ, то в предлагаемом устройстве - восемь, девять и десять дополнительных столбцов 2, т.е. лишь на один больше, чем в известном. Отметим, что, если сдвоенные ошибки корректировать .известными методами, то пришлось бы прн тех же полезных емкостях кристаллов увеличить число дополнительных столбцов ЗЭ 2, В известном устройстве самую большую площадь на кристалле в сравнении с другими избыточными схемами занимает блок декодирования (определения местоположения дефектного бита) . В предлагаемом устройстве схемы определения дефектности считываемого бита (блок 38, сумматоры 21-24 и элемент ИЛИ 26) требуют для их размещения, по крайней мере, не больше площади кристалла, чем упомянутый блок в известном устройстве, а это значит, что увеличение надежности устройства достигается практически без увеличения площади кристалла и усложнения устройства, Вместе с тем, устойчивая работа устройства при наличии двух дефектных ЗЭ позволит повысить не только его надежность, но и выход годных БИС ЗУ при их производстве.Технико-экономическое преимущество предлагаемого устройствазаключается в его более высокой надежности, достигаемой за счет обнаружения и исправления ошибок в двух рядом расположенных разрядах строки накопителя.