Преобразователь двоичного кода в двоично-десятичный

ВЕННЫЙ НОМИТЕТ СССИЗОБРЕТЕНИЙ И ОТНРЫТИ ГОСУДАРСПО ДЕЛ Й ОПИСАНИЕ ИЗОБРЕТК АВТОРСКОМУ СОИДЕТЕЛЬСТВУ(71) Институт социально-экономических проблем АН СССР(56) 1. Авторское свидетельство СССР 9 666538, кл. 6 06 Г 5/02, 1979,2. Авторское свидетельство СССР Р 744546, кл. й 06 Г 5/02, 1980 (прототип) .(54)(57) 1. ПРЕОБРАЗОВАТЕЛЬ ДВОИЧ.- НОГО КОДА В ДВОИЧНО-ДЕСЯТИЧНЫЙ, содержащий сдвиговый регистр, входы которого соединены с (и -3)-мя старшими разрядами информационных входов преобразователя, где и - число . разрядов входного кода, двоичнодесятичный накапливающий сумматор,. выходы которого являются информа- ционными выходами преобразователя, блок управления, вход пуска которо-. го является входом пуска преобразо- вателя, а выход окончания преобразО". вания является выходом окончания преобразования преобразователя, счетчик, вход сброса которого сое диненс выходом сброса и заве-. сения блока управления и с входами занесения сдвигового регистра и сбро-,. са двоичио-десятичного накапливаю-. щего сумматора, блок хранения экви-. валентов; управляющий вход которого соединен с.выходом считывания .блока управления, выход сдвига и передачи которого соединен со счетным входом счетчика, выходы бююка хранения эк" вивалентов соединены с информацион- ными входами двоично-десятичного накапливающего сумматора,.о т л и-. ч а ю щ и й с я тем, что, с целью повышения быстродействия в него введен дешифратор нуля, входы которого соединены с первой группой выхо:дов сдвигового регистра, а выход дешифратора нуля соединен с. входом .окончания преобразования блока управления, выход сдвига и передачи ко;торого соединен с входом сдвига сдвигового регистра и входом передачи двоично-десятичного накапливающего сумматора, установочные входы которого соединены с младшими разрядами информационных входов преобразователя, вторая группа выходов сдвигового регистра соединена с входами младших разрядов блока хранения эквивалентов, входы старших разрядов которого соединены с выходами счетчика, вход разрешения записи двоично-десятичного накапливающего сумматора соединен с выходом разрешения Я записи блока управления, первый второй и третий тактовые входя которого являются соответственно первым, вторым и третьим тактовыМи С входами преобразователя.2. Преобразователь по п.1, о т- Я л и ч а ю щ и й с я тем, ч.то в нем двоично-десятичный накапливающий сумматор содержит комбинационный сум матор, регистр, выходной регистр, группу элементов И, триггер, три эле мента ИЛИ и два элемента И, первые , входы которых соединены с входом , сброса двоично-десятичного накапливающего сумматора, с синхровходом .триггера и первым входом первого элемента ИЛИ, второй вход, которого соединен с входом передачи двоичнодесятичного накапливающего суммато,ра и первым входом элементов И груп-, пы, вторые входы которых соединены :с выходами регистра, управляющий вход которого является входом разрешения записи двоично-десятичного накапливающего сумматора, установочные входы которого соединенй с вторыми входами элементов И и управляющим входом триггера, выход которого совместно с выходами выходного регистра являются выходаМи двоично-десятичного накаг1042010 ливающего сумматора, информационйые входы которого соединены с первыми входами комбинационного сумматора, выходы которого соединены с информационными входами регистра, а вторые входы комбинационного сумматора соединены с выходами выходного регистра, входы старших разрядов которого соединены с выходами элементов И группы, кроме первого и второго элементов И группы, выходы которых соединены соответственно с первыми входами второго и третьего элементов ИЛИ, вторые входы которых соединены соотвественно с выходами первого и второго элементов И, выходы второго и третьего элементов ИЛИ соединены соответственно с входами.пер- вого и второго разрядов выходного . регистра,вход разрешения записи ко- торого соединен с выходом первого элемента ИЛИ.3. Преобразователь по п.нп,1 и 2, о т л и ч а ю щ и й с я тем, что в нем блок управления содержит четыре триггера, четыре элемента И, элемент ИЛИ и элемент задержки, вход. которого соединен с выходам первого элемента И, который является выходом окончания преобразования блока управления и соединен с В -входами первого и второго триггеров, выходы которых соединены соот 1Изобретение относится к области,автоматики и цифровой вычислительной техники и может быть использовано в устройствах, работающих в кодахс различными системами счисления. 5,Известен преобразователь кодов,содержащий формирователь признаковпоразрядных цифр, параллельные двоично-десятичные декадные сумматоры,регистр промежуточных сумм, генератор тактовых импульсов, распределитель, формирователь сигналовзаписи и выходной регистр 1,Недостаток известного устройствасостоит в малом быстродействии.Наиболее близким к предлагаемому .по технической сущности и схемномупостроению является преобразовательдвоичного кода в двоично-десятичный, содержащий сдвиговый регистр,двоично-десятичный накапливающий 20сумматор, блок управления, счетчики блок хранения эквивалентов 2 .Недостаток известного преобразователя состоит в относительно низкомбыстродействии при преобразовании 25кодов переменной длины, что связанос обработкой максимального числа разветственно с первыми входами второгои третьего элементов И, выходы которых соответственно являются выходомсдвига и передачи и выходом разрешения записи блока управления, выходвторого элемента И соединен с первым входом элемента ИЛИ, выход которого является выходом считыванияблока управления, вход пуска которого соединен с Я-входом третьего триггера, К-.вход которого соединен с выходом третьего элемента И и Б-входои первого триггера, второй вход элемента .ИЛИ соединен с выходом четвертого элемента И,выход которого является выходом сброса и занесения блокауправления и соединен с Я-входамивторого и четвертого триггеров, первые входы первого, второго и четвертого элементов Й являются соответственно первым, вторым и третьимтактовыми входами блока управления,вторые входы первого, второго и четвертого элементов И соединены соответственно с выходом четвертого триггера, третьим тактовым входом блокауправления и выходом третьего триггера, выход элемента задержки соединен с й-входом четвертого триггера,третий вход первого элемента И является входом окончания преобразования блока управления. 2рядов входного кода в том числе и незначащих).Цель изобретения - повьзаение быстродействия.Поставленная цель достигается тем, что в преобразователь двоичного кода в двоично-десятичный, содержащий сдвиговый регистр, входы которого соединены с (И -3)-мя старшими разрядами информационных входов преобразователя, где й - число разря. дов входного кода, двоично-десятичный накапливающий сумматор, выходы которого являются информационными ,выходами преобразователя, блок управ ления, вход пуска которого является входом пуска преобразователя, а выход окончания преобразования является выходом окончания преобразования преобразователя, счетчик, вход сброса которого соединен с выходом сброса и занесения блока управления и с входами занесения сдвигового регистра н сброса двоично-десятичного накапливающего сумматора, блок хранения эквивалентов, управляющий вход которого соединен с выходом считывания блока управления, выход сдвигаи передачи которого соединен со счетным входом счетчика, вйходы блока хранения эквивалентов соединены с информационными входами двоично-десятичного накапливающего сумматора, дополнительно введен дешифратор нуля,входы которого соединены с первойгруппой выходов сдвигового регистра, а выход дешифратора нуля соединен с.входом окончания преобразования блока управления, выход сдвиГаи передачи которого соединен с вхо=,1 О дом сдвига сдвигового регистра и входом передачи двоично-десятичного,.накапливающего сумматора, установочные входы которого соединены с младшими разрядами информационных входов рых аоединены соответственно с первыми входами второго и третьего элачеы;тов ИЛИ, вторые входы которых сое.динены соответственно с выходами иерпреобразователя, вторая группа выхо; дов сдвигового регистра соединена с входами младших разрядов блока хранения эквивалентов, входы старших разрядов. которого соединены с вьасодами счетчика, вход разрешения эа.= писи двоично-десятичного накапливающего сумматора соединен с выходом разрешения. записи блока управления, первый, второй и третий тактовые вхо ды которого являются соответственно . первым вторьщ и третьим тактовыми входами преобразователя.В преобразователе двоично-десятичный накапливающий сумматор со. , 30 держит комбинационный сумматор, ре гистр, выходной регистр, группу,элементов И, триггер, три элемента ИЛИ и два элемента И, первые входы которых соединены с входом сброса двоич- З 5но-десятичного накапливающего сум матора, с синхровходом триггераи первым входом первого элемента ИЛИ, второй вход которого соединен с входом передачи двоично-десятичного40 накапливающего сумматора и первым входом элементов И;группы, вторые вха-,ды которых соединены с выходами ре-, гистра, управляющий вход которого. является входом разрешения записи двоично-десятичного накапливающего 45 сумматора, установочные входы ко. торого соединены с вторыми входами элементов И и управляющим входом- триггера, выход которого совместно .с выхоцами выходного регистра явля ются выходами дзоично-десятичного -: накапливающего сумматора, ийформз-.,.;ционные. входы которого соединены с первыми входами комбинационного,сумматора, выходы которого соедииейы "с 55 информационными входами регистра, а вторые входы комбинационного сумма тора соединены с выходами выходного регистра, входы старших разрядов ко; торого соедииейы с выходами элементов И группы, кроме первого и вто рого элементов И группы, выходм котовбго и второго элементов И, выходы второго и третьего элементов ИЛИ соединены соответственно с входами первого и второго разрядов выходного регистра, вход разрешения записи которого соединен с выходом первого элемента ИЛИ.Блок управления содержит четыре триггера, четыре элемента И, элемент ИЛИ и элЕмент задержки, вход которого соединен с выходом первого элемента И, который является выходом окончания преобразования блока управления и соединен с Й-входами первого и второго триггеров, выходы которых соединены соответственно с первыми входами второго и третьего элементов И, выходы которых соответственно являются выходом сдвига и передачи и выходом разрешения записи блока управления, выход второго элемента И соединен с первым входом элемента ИЛИ, выход которого является выходом считывания блока управления вход пуска которого соединен с Я-входом третьего триггера, й-вход которого соединен с выходом третьего элемента И и Б-входом первого триггера, второй вход элемента ИЛИ. соединен с выходом четвертого элемента И, выход которого является вы" ходом сброса и занесения блока управ ления и соединен с Я-входами второго и четвертого триггеров, первые входы первого, второго и четвертого элементов И являются соответственно первым, вторым и третьим тактовыми входами блока управления, вторые входы первого, второго и четвертого, элементов И соединены соответственнос выходом четвертого триггера, третьим тактовым входом блока управления и выходом третьего триггера, выход элемента задержки соединен с Й-входом четвертого триггера, третий вход первого элемента И является входом окончания преобразования блока управления.На фиг,1 представлена блок-схе ма преобразователя, на фиг.2 - структурная схема двоично-десятичного накапливающего сумматорами на фиг.3- структурная схема блока управления,В состав преобразователя фиг.1) ,входят сдвиговый регистр 1 на И -3 двоичных разряда, двоично-десятич-, ный накапливающий сумматор 2, счетчик 3, блок 4 управления, дешифра" тор нуля 5 и блок 6 хранения эквивалентов, Входы блока 4 управления сое-, динены с входом 7 пуска и выходом дешифратора нуля 5, а его выходис выходом 8 конца преобразования, входами сдвигового регистра 1,ц двоично-десятичного накапливающего сумматора 2 и счетчика 3, а также с управляющим входом блока хранения эквивалентов, Входы старших разрядовадреса последнего соединены с выхо- дами к младших разрядов сдвигового регистра 1, а выходы всех й -3 раз. рядов которого соединены входами с дешифратора 5, а входы - с о старшими кодовыми входами преобразователя, причем три младших кодовых входа последнего подсоединены непосредственно к установочным входам трех младаих разрядов двоичнодесятичного накапливающего суммато ра 2. При этом И -3 стаоших.,и три младших кодовых входа образуют -разрядные кодовые входы 9 нреобразователя, а выходы сумматора 2 - выходы .10 преобразователя. 15Сдвиговый регистр 1 осуществляет сдвиг на 1 разрядов за один такт, для чего, например, при к =3 вы-, ход 1 +1 разряда соединен с входом 1-го разряда, выхоД 1( +2 разряда - с входом 2-го, выход М +3 разряда - с входом З-го, выход ) +4 разрядас входом+1 и т.д, Счетчик 3 дол.жен обеспечивать двоичный счет до величины-1,где Г - больше или рав-, .ц но (й -3 / ( величина целая), так что объем блока 6 хранения эквивалентов составляет . 2 слов юв соответствующей разрядности.В состав двоично-десятичногонакапливающего сумматора (фиг.2) входят последовательно соединенные комбинационный сумматор 11, выходной регистр 12, .группа 13 элементов И и . выходной регистр 14, а также элементы, 15, 16 И, 17-19. ИЛИ и триггер 20. 35 Последний является О-.триггером, пусть для определенности регистры 12, 14 также используют триггеры этого ти- па. Входы 21-23 являются установочными для занесения 1-го, 2-го и 40 3-го младших разрядов соответственно и подсоединены к 0-входу триггера 20 и первым входам элементов 16 и 15 И, причем их вторые входы, первый вход элемента 19 ИЛИ и синхровход триггера 20 подсоединены к входу 24 сброса, Вход 25 передачи соединен с входами группы 13 элементов И и вторым входом элемента 19 ИЛИ 1 Если максимальное десятичное число после преобразования должно выра жаться ,е двоичными разрядами, то разрядность сумматора 11, регистров 12, 14 и группы 13 элементов И есть п 1 -1, причем выходы регистра 14и триггера 20 образуют выходы 10 преобразователя, а вторые входы двоично-десятичного комбинационного сумматора 2 являются входами 26 двоично-десятичоого накапливающего сумматора 2. При этом выходы двух 60 младших разрядов группы 13 элементов И подсоединены к первым входам элементов 17, 18 ИЛИ,соответственно, вторые входы которых подсоединены к выходам элементов 15, 16 И, 65 а их выходы - к входам двух младших разрядов регистра 14., вход ване. сения которого соединен с выходом элемента 19 ИЛИ (этот вход занеае" ния соответствует синхровходу триггеров) . Вход 27 разрешения записи сложения подсоединен к входу занесения регистра 12.Блок управления (фиг.З) состоит из триггеров 28-31 и элементов 32-35 И,. элемент. 36 задержки, элемент,37 ИЛИ. Выходы 38-41 являются соответственно выходом сброса и занесения,выходом разрешения записи, выходом считывания, выходом сдвига и передачи. Вход 42 оконча-. ния,преобразования соединен с входом элемента И 35. Входы 43-45 являются первым, вторым и.третьим тактовыми .входами блока управления.Рассмотрим подробнее работу предлагаемого преобразователя, напримерпри щ = -16, П = -14 и К = 3 (максимальное преобразованное десятич. иое число есть: 9999) После того, как на входах 9 выставлен преобразуемый код, на вход 7 поступит сигнал "Началом преобразованиями, по ко-. торому триггер 28 установитсяв "1 ф.Первый тактовый импульс Т 1, посту.пивший на вход 45, откроет элемент 32 И, так что образующийся на выйо-, де последнего импульс по выходу 38 установит в ".Оф счетчик 3 (своим передним фронтом), обеспечит занесение в сдвиговый регистр 1 содержимого одиннадцати старших разрядов преобразуемого кода (разряды 4-14и поступит на вход 24 сброса двоичнодесятичного накапливающего сумматора 2,В результате на выходе элемента19 ИЛИ (см, фиг.2) образуется импульс, который поступает на входрегистра 14 и разрешает занесениев него кода. Так.как группа 13 элементов И закрыта, то в 12 старшихразрядов регистра 14 занесется "0",а три младшие разряда преобразуемого кода занесутся соответственно:третий разряд кода цо цепи, вход 23 элемент 15 И -. элемент 17 ЙЛИ -второй разряд регистра 14, второйразряд кода по цепи вход 22 - эле,мент 16 И - элемент 18 ИЛИ - пер.вый (младший) разряд регистра 14,первый разряд кода по цепи, вход 21 -триггер 20.Кроме того, импульс с.выхода элемента 32 И (см.фиг.З) устанавливает в "1" триггеры 29, 31 и черезэлемент 37 ИЛИ и выход 10 своим задним Фронтом обеспечивает считыванияиз блока хранения 6 эквивалентов,на выходе которого выбранный кодфиксируется до следующего тактовогоимпульса Т 1 (см-. Фиг.1) . Так какк этому моменту времени содержимоесчетчика 3 равно О,. а в трех младших разрядах сдвигового регистра 1 содер-, жится часть преобразуемого кода (четвертый - шестой разряды), то на выходе блока б выбран код, хранящийся в нем по адресу представляющему 5 собой содержимое этих трех разрядов регистра 1. Этот код является двоично-десятичным эквивалентом трех разрядов преобразуемого кодаПервый тактовый импульс Т 2 по вй О ходу 44 откроет элемент 33 И (см Фиг.3), так что образующийся на выходе последнего импульс установит в "0" триггер 28 и в ф 1 ф триггер 30, .а также .через выход 39 и вход 27: поступит на вход регистра 12 (см, .Фиг.2), Так как. на входы комбинационного сумматора 11 с момента окончания тактового импульса Т 1 поступают код второго и третьего младших разрядов. преобразуемого кода из регистра 14 и код эквивалента из бло- ка б, то.по окончании тактового им-, пульса Т 2 в регистре 12 окажется .ихдвоично-десятичная сумма.25Самый младший разряд преобразуемого кода (первый) хранится в тригге ре 20 и в процессе преобразования ие изменяется.При поступлении иа вход 45 второ 30 го тактового импульса Т 1 открываетая элемент 34 И, так что образую- щийся на его выходе 41 импульс обес- печит сдвиг на три разряда вправо 1 цц переднему Фронту 1,.в. слвиговом регистре 1,занесет П 1" в счетчик 3 по своему переднему фронту); и поступит на вход 25 двоично-десятичного накап- ливающего сумматора 2. В результате иа выходе элемента 19 ИЛИ образует 40 ся импульс, который разрешит занесение кода в регистр 14. Так как группа 13 элементов И открыта, то содержимое регистра 12 передастся в регистр 14, причем оба мпадших разряда передаются по элементам 17, 18 45 ИЛИ соответственно. Кроме того, им-. пульс с выхода элемента 34 И через элемент 37 ИЛИ своим задним фронтом. обеспечивает считывание из блока 6 хранения эквивалентов, Так как к , 50 этому моменту времени содержимое счетчика 3 равно 1, а в трех младших разрядах сдвигового регистра 1 содержится седьмой - девятый раз- ряды преобразуемого кода, то на вы ходе блока б хранения эквивалентов выбран код, хранящийся по адресу, представляющему собой сумму двух ко,дов, один из которых есть "1000 ф, а ,второй - содержимое трех младших разрядов регистра 1:60 При поступлении на вход 44 второго тактового импульса Т 2 блок 4 управления и двоично-десятичный накап:ливающий сумматор 2 работают так же, как указано.При поступлении на вход 45 следую. щего тактового импульса Т 1 блоки и узлы преобразователя работают аналогично предыцущему, причем в этом случае на выход блока б хранения эквивалентов выбран код, хранящийся по адресу, представляющему сумму кода "10000" и содержимого трех младших разрядов сдвигового регистра 1, т.е. десятого - двенадцатого разряда преобразуемого кода.По следующему тактовому импульсу Т 1 адрес для блока б представляет сумму кода "11000 ф и нового содержимого трех младших разрядов регистра 1 и т.д.Так продолжается до тех пор, йока после очередного сдвига регистр 1 не окажется в нулевом состоянии.Тогда сработает дешифратор 5 и сигнал с его выхода поступит на вход 42.блока управления. При поступлении на вход 43 тактового импульса Т 1 элемент И 35 сработает, импульс с его выхода установит в "О" триггеры 29, 30 и через элемент 36 задержки установит в фО" триггер 31,. В результате на выходе элемента 35 И формируется сигнал фКонец преобразования", который поступает на выход 3. Его длительность определяется величиной задержки элемента 36 (но не более периода тактового импульса Т 1) .Таким образом, предлагаемое устройство осуществляет преобразование двоичного кода в двоично-десятичный за 2 р тактов, где р - целая величина большая илн равная 1 И -3)/К, причем 11 - в данном случае - это разрядность данного преобразуемого кода. Если известному преобразователю требуется 2 6 тактов, где 6 есть целая величина; большая или равная(Над).Ь причем Иа- это разрядность максимально большого преобразуемого кода, то в большинстве случаев предлагаемое устройство заканчивает процесс преобразования раньше прототипа, так как в по" давляющем большинстве случаеэ раз- рядность преобразуемых кодов меньше максимально допустимой. Если взять среднестатистическое распределение кодов, то и тогда имеет место повыаение быстродействия.Так, например,при4 и и = 21 быстродействие повышается на 4,8, при я20 на 10,6, прий = 19 на 21,3 М при и = 18 на 22,7.