Устройство для контроля параллельного двоичного кода на четность

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(1 М Кд 3 0 Об Г 11/10 с присоединением заявки МоГосударственный комитет СССР по делай. изобретений и открытий(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЧ ЦАРАЛЛЕЛЬНОГО ДВОИЧНОГО КОДА НА ЧЕТНОСТЬ,2 Изобретение относится к вычислительной технике и может. применяться для обнаружения ошибок при переда. че и хранении инФормации в двоичномкоде.Известно устройство для контроляпараллельного двоичного кода на четность, содержащее регистр сдвига,триггер, элементы И, группы элементов ИЛИ, две группы элементов И,элемент задержки 1 1Быстродействие этого устройстваневелико, так как количество сдвигающих Импульсов, необходимых для проверки на четность, определяется номером старшего регистра, в который записана логическая 1.Наиболее блнзким. к предлагаемому является устройство для контроля параллельного двоичного кода, содержащее триггер, элемент И и регистр сдвига, каждый разряд. которого содержит триггер, единичный вход которого является инФормационным входом устройства, первый дополнительный элемент И и элемент ИЛИ, причем единичный выход триггера каждого разряда соединен с первыми входами соответствующего первого дополнительного элемента И и элемента ИЛИ, вход которого соединен с инФормационнымивходами триггера последующего раз ряда, инФормационный вход триггерастаршего разряда .соединен со вторымвходом элемента ИЛИ данного разряда;и со входом сигнала логического нуляустройства, выход элемента ИЛИ младшего разряда является выходом регистра и соединен е первьхи входом элемента И, второй вход которого соединен со вторыми входами дополнительных элементов И и с синхронизирующим входом устройства, выход элемен 15та И соединен со счетно входом триггера, выход которого является выходом устройства,.а выходы дополнительных элементов И соединены с синхронизирующими входами триггеров соответствующих разрядов 123,Недостатком известного устройстваявляется его низкое быстродействие.Хотя количество сдвигающих импульсовравно количеству логических единицпроверяемого кода, при большом числеединиц для проверки кода на четностьпотребуется значительное время.Целью изобретения является повышение быстродействия устройства.Поставленная цель достигается тем,что в устройство для контроля па"раллельного двоичного кода на чет ность, содержащее первый элемент И, триггер четности, регистр сдвига, каждый разряд которого содержит триггер, .элемент И и элемент ИЛИ, Причем синхронизирующий вход устройства соединен с первыми входами элементов Ивсех разрядов и с первым входом перного элемента И, выход которогосоединен со счетным входом триггера четности, выход триггера четности является выходом устройства, выход элемен та И каждого разряда регистра соединен со входом синхронизации триггера соответствующего разряда регистра сдвига, прямые информационные входы устройства соединены с единичными 15 входами триггеров соответствующих разрядов регистра сдвига, установочный вход устройства соединен с 0 входом триггера старшего разряда регистра сдвига и с первым входом Щ элемента ИЛИ этого же разряда, выход триггера каждого разряда регистра сдвига соединен с вторым входом элемента И и первым входом элемента ИЛИ этого же разряда, выход элемента д ИЛИ каждого разряда регистра сдвига, кроме младшего, соединен с 0-входом триггера и вторым входом элемента ИЛИ последующего разряда регистра сдвига, выход элемента ИЛИ младшего разряда регистра сдвига соединен с вторым входом первого элемента И, введены второй и третий элементы И и элемент задержки, а в каждый разряд регистра сдвига введены дополнительный элемент И, дополнительный элемент ИЛИ и дополнительный триггер, причем синхронизирующий вход устройства соединен с первыми входами дополнительных элементов И всех разрядов регистра сдвига и через элемент 4 О задержки с прямыми входами второго и третьего элементов И, выходы которых соединены соответственно с нулевыми входами дополнительных триггеров разрядов регистра сдвига, инверсные информационные входы устройства соединены с единичными входами дополнительных триггеров соответствующих разрядов регистра сдвига, установочный вход устройства соеди- О нен с О-входом дополнительного триггера старшего разряда регистра сдвига и с первым входом дополнительного элемента ИЛИ этого же разряда, выход дополнительного триггера каждого разярада регистра сдвига соединен со вторым входом дополнительного элемента И и с первым входом дополнительного элемента ИЛИ этого .же разря" да, выход дополнительного элемента ИЛИ каждого разряда регистра сдвига, еО кроме младшего, соединен с 0-входом дополнительного триггера и вторым входом дополнительного элемента ИЛИ последующего разряда регистра сдвига, выходы элемента ИЛИ и дополнитель ного элемента ИЛИ младшего разряда регистра сдвига соединены соответственно с инверсными входами второго и третьего элементов И, третий вход первого элемента И соединен с инверсным входом третьего элемента И, выход дополнительного элемента И каждого разряда регистра сдвига соедиНен с входом синхронизации дополнительного триггера соответствующего разряда.В предлагаемом устройстве производится раздельный одновременный сдвиг логических 1 и О проверяемого кода. Данное изобретение может быть использовано для контроля кодов с четным числом разрядов. Ясли проверяемый код содержит четное число разрядов, то в этом .коде признак четности единиц совпадает с значением признака четности нулей: если число единиц четное, то и число нулей также четное и, наоборот, если число едищц нечетное, то и число нулей нечетное.Так как в общем случае проверяемый код содержит разное количество единиц и нулей, то подсчет меньшего количества одноименных битов сок. - ращает время проверки. кода на четность, т,е. повышает быстродействие.На чертеже представлена схема устройства для проверки 4-х разрядного параллельного двоичного кода на четность.Устройство содержит регистр сдвига 1, состоящий из разрядов 1 1+, каждый из которых содержит триггер 2, первый элемент И 3, элемент ИЛИ 4, дополнительный триггер 5, дополнительный элемент И б, допслнительный элемент ИЛИ 7, а также первый элемент И, В, триггер четности 9, второй элемент И 10 и третий элемент И 11 элемент задержки 12, синхронизирующий вход 13, установочный вход 14, прямые информационные входы 15 и инверсные информационные входы 16. Установочные входы триггера 2 и дополнительного триггера 5 старшего разряда 1 регистра 1 соединены с установочным входом 14 устройства.В каждом разряде 1: ,1, регистра 1 единичные входы триггера 2 и дополнительного триггера 5 соединены с соответствующим прямым информационным входом 15 регистра и инверсным информационным входом 16 регистра, установочные входы триггеров 2 и 5 соединены соответственно с первыми входами элементов ИЛИ 4 и 7, вторые входы которых соединены соответственно с прямым входом триггера 2 и инверсным выходом дополнительного триггера 5, указанные точки соединений подключены соответственно ко вторым входам элементов И 3 и 6, первые входы которых соединены с синхронизирующим входом 13 устройства, а выходы соответственно с синхрониэирующими входами триггеров 2 и 5.Установочный вход 14, имеющийпотенциал логического О, соединен сустановочными входами триггера 2 идополнительного триггера 5 стараегоразряда 14 регистра.Выход -элемента ИЛИ 4 предыдущегоразряда соединен с установочным входом триггера 2 последующего разряда.Выход элемента ИЛИ 4 младшего разряда р1 соединен со вторым входом первогоэлемента И 8. Выход дополнительного.элемента ИЛИ 7 предыдущего разряда соединен с установочным входом дополнительного триггера 5 последующегоразряда Выход дополнительного элемента ИЛИ 7 младшего разряда соединен с третьим входом первого элемен. та И 8, первый вжщ которого соединен с синхронизирующим входом 13устройства, а выход - со входом триг цгера 9 четйости.Выходы элементов ИЛИ 4 и 7 младде- .го разряда 1 соединены соответственно с инверсными входами второго10 и третьего 11 элементов И, прямые входы которых соединены с выходом элемента 12 задержки, вход которого соединен с синхровходом 13, Выход второго элемента И 10 соединенсо входами сброса всех триггеров 5, Зпа выход. третьего элемента И 11 со входами сброса всех триггеровУстановка всех триггеров в исходное нулевое состояние на чертеже условно не показана.35В исходном состоянии все триггеры установлены в нулевое состояние.При этом на прямых выходах всех триггеров 2 и всех дополнительных триггерах 5 установлены логические О,С выхода элементов ИЛИ 4 и 7 младшего разряда 1 на второй и третийвходы элемента И 8 поступают логические О и на счетный вход триггера9 четности также поступает логический О. 45Рассмотрим проверку на четностькода 1110,При подаче прямого и инверсногозначений кода соответственно на прямые 15 и инверсные 1 б информационные явходы устройства происходит установка триггеров в следуюцие состояния:триггеры 2 разрядов 1, 1, 1 итриггера 5 разряда 1 - в единичноесостояние; триггер 2 разряда 1 иразрядерулевое состояние.Триггер 2 или 5, установленныйв единичное состояний, разрешаетэлемент И 3 или б для прохождениячерез него синхроимпульса от входа 13.Триггер 2 или 5, установленный внулевое состояние, запрещает элементИ 3 или б для прохождения через негосинхроимпульса, 65 Единичные потенциалы с прямых выходов триггеров 2 разрядов 1, 1,1 З и триггера 5 разряда 14 через соответствующие элементы ИЛИ 4 и 7 поступают соответственно на второй итретий входы элемента И 8, разрешая .его для прохождения синхроимпульсовот входа 13,Единичные потенциалы с выходовэлементов ИЛИ 4 и 7 младшего разряда 1, поступают соответственно наинверсные, входы второго и третьегоэлементов И 10 и 11, запрещая их дляпрохождения импульсов от элементазадержки 12.Первый синхроимпульс производитследующие действия: пройдя черезэлемент И 8, изменяет состояние триггера 9 четности; записывает нулевойуровень в триггер.2 разряда 1, чтоблокирует элемент И 3 этого разряда,переписывает единичный уровень втриггерах 2 разрядов 1 и 19, записывает нулевой уровень в триггер 5разряда 14, что блокирует дополнительный элемент И б данного разряда для прохождения через него следующего синхроимпульса.На инверсный вход третьего элемента И 11 с выхода элемента ИЛИ 7младшего разряда 14, поступает нулевой уровень, который разрешает третий элемент И 11 для прохождения через него задержанного в элементе задержки 12 синхроимпульса.Минимальное время задержки определяется временем переключения триггеров 2 и.5.Через время задержки первый синхроимпульс проходит. через третий элементИ 11 и поступает на сброс триггеров2 всех разрядов; устанавливая их внулевое состояние, Состояние триггера9 четности указывает, что проверяемьйкод нечетен. Для проверки кода 1110понадобился один такт синхроимпульсов,против трех тактов, необходимых дляпроверки по прототипу.Положительный эффект от использования данного устройства заключаетсяв повышении быстродействия определения четности параллельного дзоичногокода за счет того, что производитсяодновременно проверка на четность логических 1 и О. Так как в общем случае количество разное, то проверкаменьшего количества одноименных битов на четность, однозначная с проверкой на четность проверяемого кода,значительно повышает быстродействие.Формула изобретенияустройство для контроля параллельного двоичного кода на четность, содержацее первый элемент И, триггер четности, регистр сдвига каждый раз" ряд которого содержит триггер, эле 9970381мент И и элемент ИЛИ, причем синхро- низирующий вход устройства соединен с первьми входами элементов И всех разрядов и с первым входом первого, элемента И, выход которого соединей. со счетным входом триггера четности, выход триггера четности является выходом устройства, выход элемента И каждого регистра сдвига соединен с входом синхронизации триггера соответствующего разряда регистра сдви- о га, прямые информационные входы устройства соединены с единичными входами 1 триггеров соответствующих разрядов регистра сдвига, установочный вход устройства соединен с О-входом триггера старшего разряда регистра 1 з сдвига и с первым входом элемента ИЛИ этого же разряда, выход триггера каждого разряда регистра сдвига соединен с вторым входом элемента И и первым входом элемента ИЛИ этого же разряда, 20 выход элемента ИЛИ каждого разряда регистра сдвига, кроме младшего, со" единен с О-входом триггера и вторым входом элемента ИЛИ последующего разряда регистра сдвига, выход элемен- ц та ИЛИ младшего разряда регистра сдвига соединен с вторым входом первого элемента И, о т л и ч а ю щ е е с я тем, что, с целью повышения быстродействия, в устройство введены второй и третий элементы И и элемент задержки, а в каждый разряд регистра сдвига введены дополнительный элемент И, дополнительный элемент ИЛИ и дополнительный триггер, причем синхрониэирующий вход устройства соединен с первыми входами дополнительных элементов И всех разрядов регистра сдвига и через элемент задержки с прямыми входами второго и треть" его элементов И, выходы которых 40 соединены соответственно с нулевымивходами дополнительных триггероввсех разрядов регистра сдвига, инверсные информационные входы устройства соединены с единичными входамидополнительных триггеров соответствующих разрядов регистра сдвига, ус-.тановочный вход устройства соединена О-входом дополнительного триГгерастаршего разряда регистра сдвига ис первьм входом дополнительного элемента.ИЛИ этого же разряда, вЫХОддополнительного триггера каждогоразряда регистра сдвига соединен свторым входом дополнительного элемента И и первым входом дополнительного элемента ИЛИ этого же разряда, выход дополнительного элементаИЛЙ каждого разряда регистра сдвига, кроме млащаего, соединен с Овходом дополнительного триггера ивторым входом дополнительного элемента ИЛИ последующего разряда регистрасдвига, Выходы злемеита ИЛИ И дополнительного элемента ИЛИ,младшегоразряда регистра сдвига соединенысоответственно с инверсными входамивторого и третьего элементов И, третий вход первого элемента И соеди- .нен с инверсным входом третьего элемента И, выход дополнительного элемента И каждого разряда регистрасдвига соединен с входом синхронизации дополнительного триггера соответствующего разряда,Источники информации,принятые во вйимание при экспертизе . 1. Авторское свидетельство СССР 9 746530, кл, С 06 Р 11/10, 1980. 2. Авторское свидетельство СССР по заявке 9 2865062/18-24,кл. 6 06 Г 11/10, 1980 (прототип).997 ОЗа Редактор Т. Веселова Составитель И. СигаловТехред К.Иыцьо Коррек Гриденко 709 Подписновенного комитета СССРетений и открытиЯ5, Раушская наб., д. 4/5 аказ 935 ТиражИ Государделам иэоМосква, Ж В 1130 илиал ППП пПатент", г. УжгороД Ул, ПРоект