Устройство поэлементного фазирования

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветсиинСоцивлнстичесиинРеспубпии и 928665(53)И, Ил. с присоединением заявки М Н 01 т Ь 7/02 Говударстванвй квинтет СССР по делам нэебретеннй и открытнй(54) УСТРОЙСТВО ПОЭЛЕИЕНТНОГО ФАЗИРОВАНИЯ Изобретение относится к передаче дискретных сообщений и может быть использовано для обеспечения тактовой синхронизации приемной части аппаратуры.5 Известно устройство поэлементного фазирования; содержащее два реверсивных счетчика, два элемента И, формирователь фронтов сигналов, выход которого подключен к информационному0 входу интегратора, а также последовательно соединенные блок управления и управляемый делитель, к второму входу которого подключен выход задаюИ щего генератора, а первый выход управляемого делителя подключен к первому тактовому входу фазового дискримина- -. тора и входу делителя, выход которого подключен к управляющему входу дешифратора, ко входам которого подключены выходы интегратора, а выходы дешифратора подключены к управляющим входам управляемого делителя, второй выход которого подключен к тактовому входуСблока управленияОднако известное устройство обладает низкой помехоустойчивостью.Цель изобретения - повышение помехоустойчивости.Цел% достигается тем, что устройство поэлементного фазирования, содвр. жащеефдва реверсивных счетчика, два элемента И, формирователь фронтов сигналов, выход которого подключен к информационному входу интегратора, а также последовательно соединенные блок управления и управляемый делитель, к второму входу которого подключен выход задающего генератора, а первый выход управляемого делителя подключен к первому тактовому входу фазового дискриминатора и входу дели" теля, выход которого подключен к управля 6 щему входу дешифратора, ко, входам которого подключены выходы интегратора, а выходы дешиф 1 затора подключены к управляющим входам управ9286 3ляемого делителя, второй выход которого подключен к тактовому входублока управления, введены преобразователь сигналов, блок регистрации,вычитающий блок, блок защиты регистрации и усредняющий блок, выходы которого подключены к суммирующему ивычитающему входам блока управления,а к первым и вторым суммирующим ивычитающим входам усредняющего блока 1 вподключены соответственно выходы Фа-,зового дискриминатора и блока защиты, регистрации, к тактовому входу которого, а также к тактовому входу блокарегистрации и второму тактовому вхо- цду. фазового дискриминатора подключентретий выход управляемого делителя,при этом к информационному входу Фазового дискриминатора подключен второй выход Формирователя Фронтов сигналов, первый и третий выходы которого подключены соответственно к первому и второму входам блока защитырегистрации., а выход задающего генератора подключен к первым входам пер- рвого и второго элементов И, при этомпервый выход преобразователя сигналовподключен к первому, входу Формирователя фронтов сигналов, первому информационному входу блока регистрации и 1 щвторому входу первого элемента И, авторой выход преобразователя сигналовподключен к второму входу Формирователя фронтов сигналов, второму входувторого элемента И и второму информационному входу блока регистрации, вы:ходы которого подключены к суммирующему и вычитающему входам первого реверсивного счетчика, выходы которогоподключены к соответствующим входамвычитающего блока, при этом выходыпервого и второго элементов И подключены соответственно к суммирующему и вычитающему входам второго реверсивного счетчика, выходы которогоподключены к другим соответствующимвходам вычитающего блока, выходыкоторого подключены к управляющимвходам преобразователя сигналов, ак сбросовым входам первого и второгореверсивных счетчиков, а также куправляющему входу вычитающего блокаподключен соответствующий выход интегратора, к сбросовому входу .которогоподключен выход делителя,На чертеже представлена структур- ффная схема устройства.Устройство поэлементного Фазирования содержит блок 1 регистрации, пер 65вый реверсивный счетчик 2, второй реверсивный счетчик 3, элементы И 4 и 5, задающий генератор б, делитель 7, дешифратор 8, интегратор 9, вычитающий блок 10, преобразователь 11 сигналов, формирователь 12 фронтов сигналов, фазовый дискриминатор 13, блок управления 14, усредняющий блок .15, блок 16 защиты регистрации, управляемый делитель 17.Устройство работает следующим образом.Задающий генератор б формирует импульсы высокой цастоты, вследствие чего на первом и третьем выходах управляемого делителя 17.формируются с частотой, близкой к скорости передачи (скорости телеграфирования),две импульсные последовательности, сдвинутые друг относительно друга на половину периода следования. Одновременно с этим на выходах преобразователя 11 сигналов Формируются прямая и инверсная последовательности принимаемых элементов сообщения, а передние и задние фронты принимаемых элементов сообщения со второго выхода Формирователя 12 фронтов сигналов поступают на информационный вход фазового дискриминатора 13. Фазовый дискриминатор 13 осуществляет сравнение Фаз принимаемых элементов сообщения с,Фазой тактовых импульсов и в случаеих несовпадения формирует корректирующие импульсы добавления или вычитания, которые поступают на первый суммирующий или выцитающий вход усредняющего блока 15, осуществляющего защитуустройства поэлементного формирования от ложной подстройки частоты прислучайных искажениях в канале связипринимаемых элементов сообщения.Усредненные корректирующие сигналыпоступают на суммирующий или выцитающий входы блока 14 управления,вследствие цего производится подстройка Фазй и частоты .следования тактовыхимпульсов на выходе управляемого де"лителя 17, Шаг подстройки (шаг дискретизации) тактовой частоты устанавливается путем включения блока 14управления. между соответствующимиразрядами управляемого делителя 17,причем место включения блока 14 управления определяется кодом числа навыходе дешифратора 8, т,е, числомпередних фронтов (средней частотой.чередования единичных и нулевых элементов принимаемого сообщения или ихформула изобретения 5 9286 групп), поступивших на интегратор 9. за промежуток между двумя сбросовыми импульсами на выходе делителя , коэффициент пересчета которого определяет моменты ввода информации в дешифратор 8. Кроме того, прямая и инверсная последовательности принимаемых элементов сообщения с выходов преобразователя 11 сигналов поступают на входы блока 1 регистрации и вторые 1 о входы элементов И ч и 5, на первые входы которых поступают импульсы высокой частоты с выхода задающего генератора 6, На первом и втором выходах блока 1 регистрации формируются 15 импульсы, соответствующие поступлению единичного или нулевого элемента принимаемого сообщения, которые поступают соответственно на суммирующий и вычитающий входы первого реверсивно 20 го счетчика 2, вследствие чего в первый реверсивный счетчик 2 записывается некоторое число, равное разности единичных и нулевых элементов принимаемого сообщения за проме жуток времени между поступлениями импульсов на его сбросовый вход, Аналогичным образом во второй реверсивный счетчик 3 записывается число, которое характеризует разность единич ЗО ных и нулевых элементов принимаемого сообщения и разность длительностей отдельных единичных и нулевых эле- ментов (величину преобладаний токовых и бестоковых элементов принимаемого сообщения) за тот же промежуток времени. Ввод информации в вычитающий блок 10 как и сброс реверсивных счетчиков 2 и 3 производится сигналом с выхода соответствующего разряда интегратора 9, т.е. промежуток времени, за который регистрируются показания реверсивных счетчиков 2 и 3, изменяется в зависимости от частоты чередования единичных и нулевых элементов в принимаемом сообщении. Вычитающий блок 10 обеспечивает сравнение чисел (с учетом удельного веса их разрядов), записанных в реверсивные счетчики 2 и 3, Формирует на выходе код числа, который характеризует величину преобладаний принимаемых элементов сообщения. Сигналы с выхода вычитающего блока 10 поступают на управляющие входы преобразователя 11 сигналов, изменяя порог срабатывания его порогового элемента, вследствие чего изменяется величина преобладаний единичных и нулевых 65 бэлементов на выходах преобразовате ля 11 сигналов. При первоначальном включении аппаратуры или после длительных перерывов в работе канала связи при наличии преобладаний возможна ошибочная установка стробирующего импульса, при которой блок 1 регистрации производит ошибочную регистрацию принимаемых элементов сообщения. Подстройка фазы тактовых импульсов посредством фазового дискриминатора 13 при больших преобладаниях затруднена. Поэтому функции гру" бого вывода стробирующего импуЛьса в правильное положение в этом случае осуществляет блок 16 защиты регистрации, который проверяет правильность чередования между собой переднего фронта стробирующего импульса и заднего Фронта принимаемого элемента сообщения, На выходах блока 16 защиты регистрации .в случае ложной синхронизации в зависимости от вида преобладаний .формируются импульсы добавления или вычитания, которые через усредняющий блок 15 и блок 14 управления воздействуют на управляемый делитель 17, изменяя фазу его выходных импульсов.Таким образом, устройство поэле" ментного фазирования обеспечивает повышение помехоустойчивости и достоверности приема информации системой передачи сообщений в целом, так как регистрации подлежат элементы принимаемого сообщения, длительность кото. рых откорректирована,Устройство поэлементного фазирования, содержащее два реверсивных счетчика, два. элемента И, Формирователь фронтов сигналов, выход которого подключен к информационному входу ин тегратора, а также последовательно соединенные блок управления и управляемый делитель, к второму входу кото" рого подключен выход задающего генератора, а первый выход управляемого делителя подключен к первому тактовому входу фазового дискриминатора и входу делителя, выход которого подкдючен к управляющему входу дешифратора, ко входам которого подключены выходы интегратора; а выходы дешифратора подключены к управляющим входам управляемого делителя, второй выход которого подключен к тактовому входу блокауправления о т л и ч а ю щ е е с я тем, что, с целью повышения помехо, устойчивости, введены преобразователь сигналов, блок регистрации, вычитающий блок, блок защиты регистрации., и усредняющий блок, выходы которого подключены к суммирующему и вычитающему входам блока управления, а к первым,и вторым суммирующим и вычитающим входам усредняющего блока подклю цены соответственно выходы фазового дискриминатора и блока защиты регистрации, к тактовому входу которого, а также к тактовому входу блока регистрации и второму тактовому входу фазо ваго дискриминатора подключен третий выход управляемого делителя, при этом к информационному входу фазового дискриминатора подключен второй выход формирователя фронтов сигналов, пер- ЗЕ вый и третий выходы которого подключены соответственно к первому и второму входам блока защиты регистрации, а вы. выход задающего генератора подключен к первым входам первого и второго эле 23 ментов И, при этом первый выход преобразователя сигналов подключен к( первому входу формирователя импульсов, первому информационному входу блока регистрации и второму входу первого элемента И, а второй выход преобразователя сигналов подключен к второмувходу Формирователя Фронтов сигналов, второму входу второго элементаИ.и второму информационному входублока регистрации, выходы которогоподключены к суммирующему и вычитающему входам первого реверсивногосчетчика, выходы которого подключенык соответствующим входам вычитающегоблока, при этом выходы первого и второго элементов И подключены соответственно к суммирующему и вычитающемувходам второго реверсивного счетчика, выходы которого подключены к другим .соответствующим входам вычитающего блока, выходы которого подключены к управляющим входам преобразователя сигналов, а к сбросовым входампервого и второго реверсивных счетчиков, а также к управляющему входувычитающего блока подключен соответствующий выход интеграторов, к сбросовому входу которого подключен выход делителя.Источники информации,принятые по внимание при экспертизе1, Авторское свидетельство СССРпо заявке У 2920489/18-09,кл. Н 047/02, 1980 (прототип).928665 Составит Техред И Весело 85 но л ППП "Патент", г. Ужгород, уп. Проектн аказ 3236/77 Тираж ВНИИПИ Государстве по делам изобрет 113035, Москва, Жог ий Ра Г. ЛерантовичйдуКорректор И. Демч ю