Цифровой фазовый детектор

Союз СоветскикСоциалнстическикРеспублик ВТОРСКОМУ СВИДЕТЕЛЬСТВ(61) Дополнительное к авт. санд-ву(51) М. ЙВО (21)2917522/1 22)Заявлен 03 0 13 присоединением вки удеретеениый комитет СССР Пр ет 23,1 2,8вания бюллетень М 117писания 23.1281 и изебретеи открытийОпуб 53) УДК 621. 317.77(088.8) ова ат убл обретени В И Козлов(71) Заявитель 5 Й) ЦИФРОВ ОВЫЙ ДЕТЕКТОР 5 де о Изобретение относится к радиотехнике и может быть использовано для детектирования радиосигналов с угло вой модуляцией, получения сигналов рассогласования в системах АПЧ, формировании сетки стабильных частот в приемопередающей и измерительной аппаратуре и в ряде других случаев,Известно устройство цифрового фазового детектирования на неравных частотах, основанное на приведении частот к равенству путем их деления в целое число раз с помощью цифрового делителя частоты с переменным коэффициентом деления 11.Недостатком этого устройства явля 15 ется инерционность, вносимая делителями частоты в случае, когда частоты некратны и имеют малый общий множительь.Наиболее близким по технической сущности и достигаемому результату я вляет ся у стройст во для при ведения частоты к равенству, которое снабжено делителем частоты с переменным коэффициентом деления, состоящим иэ делителя частоты в целое число раз и накопительного регистра, осуществляющего изменение на единицу коэффициента деления делителя частоты 121.В результате работы делителя из 0 циклов деления раз будет установлен коэффициент деления М +1 и (11-а) раз коэффициента деления Йо, при этом средний коэффициент деления (Й) равенЯ + ф -о о 1)а 1 ой ) . С 1( о- коэффициент деления частоты,представляющий собой, например, десятичную дробь,- целая часть коэффициента деления,- число, на которое возрастаетсодержимое накопительного регйстра с кажДым тактом другойимпульсной последовательности с меньшей частотой,892654 В результате деления частоты средние значения частот будут равными, но мгновенные значения частот будут различаться. Различие частот приводит к возникновению помехи дробности, которая снижает точность цифрового фазового детектора. Для компенсации помехи дробности переменный код, снимаемый с накопительного регистра, преобразовывается в аналоговую форму и затем 1 О в суммирующем устройстве складывается с выходным сигналом фазового детектора.Точность компенсации помехи дробности, т.е. точность цифрового фазо вого детектирования, обеспечиваемая известным устройством, определяется точностью установки и стабильностью коэффициентов, передавая ФД, ЦАП и весовые коэффициенты при суммирова- , о нии, поддержание которых на высоком уровне связано с известными трудностями, На практике не удается достичь устойчивой компенсации помех дробности до уровня ниже 40 дБ, цто цаше все- д го оказывается недостаточным. К тому же, указанная величина ослабления помех достигается за счет тщательной настройки и регулировки соответствующих узлов схемы, что снижает ЭО экономические показатели при производствее,Цель изобретения - повышение точности цифрового фазового детектирования. Поставленная цель достигается тем, цто в известный цифровой фазовый детектор, содержащий цифроаналоговый преобразователь и делитель цастоты с дробным переменным коэффициентом де ления, введены последовательно соединенные первый запоминающий регистр, цифровой сумматор, переключатель кодов и второй запоминающий регистр, включенные между кодовым выходом дели теля частоты с дробным переменным ко" эффициентом деления и входом цифроаналогового преобразователя, а также первый и второй элементы задержки, триггер, элемент ИЛИ и арифметичес кий блок, причем входы последнего соединены с кодовыми входами делителя частоты с дробным переменным коэфФициентом деления, а выход - со вторым входом цифрового сумматора, при 55 этом второй вход переключателя кодов подключен к кодовому выходу делителя частоты с дробным переменным коэффициентом деления, а управляющий входк выходу триггера, входы которого через первый и второй элементы задержки соединены со входами элемента ИЛИ, подкпюченными соответственно к выходу делителя частоты с дробным переменным коэффициентом деления, соединенному с тактовым входом детектора, а выход первого элемента задержки и выход элемента ИЛИ подключены соответственно к тактовым входам первого и второго запоминающих регисров.На фиг. 1 показана структурная схема цифрового фазового детектора, на фиг. 2 - временные диаграммы работы устройства.Устройство содержит тактовый входделителя частоты (ДЧ), делитель 2 частоты в целое число раз, накопительный регистр 3 (НР), делитель частоты с дробным переменным коэффициентом деления (ДПКД), выход 5 ДЧ, тактовый вход 6 НР, выход 7 импульсов переполнения НР, управляющий вход 8 ДЧ для изменения его коэффициента деления на единицу, кодовый вход 9 ДЧ для задания целочисленной части йо коэффициента деления, кодовый вход 10 НР для задания дробной части а коэффициента Й, тактовый вход 11 устройства для импульсной последовательности с меньшей частотой, первый 12 и второй 13 элементы задержки, входы 14 триггера, триггер 15, выход 16 триггера, управляющий вход 17 переключателя кодов, переключатель 18 кодов, кодовые входы 19 переключателя кодов, кодовый выход 20 НР, цифровой сумматор 21, первый запоминающий регистр 22, кодовый вход 23 первого запоминающего регистра, тактовый вход 24 первого запоминающего регистра, выход 25 первого элемента задержки, арифметический блок 26, входы 27 арифметического блока, выход 28 арифметического блока, входы 29 цифрового сумматора, кодовый вход 30 второго запоминающего регистра, второй запоминающий регистр 31, элемент ИЛИ 32, входы 33 элемента ИЛИ, выход 34 элемента ИЛИ, тактовый вход 3 второго запоминающего регистра, вход 36 цифроаналогового преобразователя (ЦАП) ЦАП 37 Одна из импульсных последовательностей ЮА 1с большей частотой Гдй как и в известном устройстве, посту" пает на тактовый вход 1 делителя 2Точность компенсации помех дробности, т.е. точность цифрового фазового детектирования, в предлагаемом устройстве определяется лишь точностью ЦАП, Учитывая высокую точность последних (десятиразрядный ЦАП, например, имеет погрешность, не превышающую 10 ) можно заключить, что выигрыш, даваемый предлагаемым устройством по сравнению с известным, составит величину не менее порядка. 5 8926 частоты совместно с накопительным ре- . гистром 3, образующим делитель 4 цастоты с дробным переменным коэффициентом деления (ДПКД). Импульсы с выхода 5 делителя 2 поступают на тактовый вход 6 регистра 3, а выход 7 импульсов переполнения регистра связан с управляющим входом 8 делителя частоты для изменения его коэффициента деления на единицу. Целочисленная Йо 1 о и дробная а части коэффициента деления Й задаются этими цислами соответственно на кодовых входах 9 и 10 делителя и регистра. При переполнении регистра коэффициент деления делите% ля вместо Й принимает значение Й +1 на время одного цикла деления. В результате чередования целочисленных коэффициентов Йо и Й +1 получают дробный (в среднем) коэффициент Й=Й +аЯ, 20 где 0 - емкость накопительного регистра,Импульсные последовател ьности у,(+), полученные в результате деления частоты 1 д и 1 р (т.) с меньшей час- И тотой Г и поступающие на вход 11 устройства, через элементы 12 и 13 задержки с постоянными времени с воздей" ствуют на входы 14 триггера 15, Сигнал О(й-Г) с выхода 16 триггера посту- зв пает на управляющий вход 17 переключателя 18 кодов, на один из кодовых входов 19 которого поступает код ад(й), снимаемый с инверсных выходов 20 накопительного регистра 3, а на другой код Ъд(й)=ад(й-Г)+ ЙО, полученный в результате суммирования в цифровом сумматоре 21 постоянного числа МО с переменным кодом аА (1 Г)снимаемым с первого запоминающего 40 регистра 22, подключенного кодовым входом 23 к выходу 20 регистра 3, Регистр 22 тактируется импульсами дд (й С), для че го е го тактовый вход 24 подключается к выходу 25 первого элемента 12 задержки. Для получения кода МЯ=ЙОО+а служит арифметический блок 26. На его входы 27 поступают исходные числа Й и а, а результирующее число с его выхода 28 передается на один из входов 29 цифрового сумматора 21.Полярность подключения управляющего входа 17 переклюцателя кодов 18 выбирается такой цтобы на его выход передавался код Ьд(с"С) с момента поступления очередного импульса последовательности К(1 С) до момента поступления очередного импульса после 54 6довательности ДА(с-Ц на входы 14триггера 15. На остальных интервалахвремени на выход переключателя передается код ад(С-с), На кодовом входе 30 вт оро го запоминающего регистра31 при сутст вует таким образом кодс(й) =1 аА(г С)+Й 03 0(-1)+аА( "Г)О(-Т),Второй запоминающий регистр 31тактируется суммарной импульсной последовательностью Ц(1)+д(й), получае-мой с помощью элемента ИЛИ 32.Для этого входы 33 элемента ИЛИ соединены со входами элементов задержек,а ее выход 34 подключен к тактовомувходу 35 упомянутого регистра. Выходной код 9(й) регистра 31 поступает на вход 36 ЦАП 37 и преобразовывается в аналоговый эквивалент,Площадь под функцией д (с) на интервале времени, равном периоду Тцимпульсной последовательности Г(1)на любом участке функции, остаетсяпостоянной, Обьясняется это тем, чтоприращения площади за счет измененийпериода Тд, равные/компенсируются смещением Функции д(С) по оси кодов на величину, оп ределяемую функцией аВ(с). Помеха дробности таким образом полностью ис ключается. Аналоговая велицина, соответствующая постоянной составляющей С кода д(й), я вляет ся резул ьт атом цифрового фазового детектирования и выделяется далее известными методами путем фильтрации гармоник частоты Г,Как видно из Фиг. 2, переходные процессы в цифровых схемах, предшествующих второму запоминающему регистру, не влияют на вид функции оВ(1), На Фиг. 2 это отражено участками функ. ций О(й-Г), Ьд(й-Т) и с (с), показанными пунктиром. Постоянная времени т: должна равняться или превышать время записи числа в регистр 31.7 89265Некоторое усложнение схемы по сравнению с известной не приведет к существенному снижению надежности, так как введены простые узлы, особых требований к которым не предъявляется. Схема не требует подстройки и регулировки, допускает применение при ее изготовлении твердотельной технологии.формула изобретенияЦифровой фазовый детектор, содержащий цифроаналоговый преобразователь и делитель частоты с дробным перемен- . 15 ным коэффициентом деления, о т л ич а ю щ и й с я тем, что, с целью повыаения точности детектирования, в него введены последовательно соединенные первый запоминающий регистр, 2 о цифровой сумматор, переключатель кодов и второй запоминающий регистр, включенные между кодовым выходом делителя частоты. с дробным переменным коэффициентом деления. и входом цифро" 2 ь аналогового преобразователя, а также первый и второй элементы задержки, триггер, элемент ИЛИ и арифметичес 8кий блок, причем, причем входы последнего соединены с кодовыми входами делителя частоты с дробным перемен" ным коэффициентом деления, а выходсо вторым входом цифрового сумматора, при этом второй вход переключателя кодов подключен к кодовому выходу делителя .частоты с дробным переменным коэффициентом деления, а управляющий вход - к выходу триггера, входы которого через первый и второй элементы задержки соединены со входами элемента ИЛИ, подключенными соответственно к выходу делителя частоты с дробным переменным коэффици" ентом деления и к тактовому входу детектора, а выход первого элемента задержки и выход элемента ИЛИ подключены соответственно к тактовым входам первого и второго запоминающих регистров. Источники информации,принятые во внимание при экспертизе1. Патент СШЯ Р 2490500, кл. 250-36, опублик. 06,12.49,2. Патент США й 3555446, кл.331-16, опублик. 12.01.71.892651 ВНИИПИ Заказ 11278/ Тираж 991 Подписное Филиал ППП "Патент", г. Ужгород,ул.Проектная,