Устройство декодирования линейногоциклического кода

Союз Советския Социалистических РеснубликОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(22) Заявлено 260279 (21)2730805/18-09с присоединением заявки йо -(5)М. Кл,Н 03 К 13/34// С Об Г 11/12 Н 04 . 1/10 Государственный комитет СССР но делам изобретений и открытий(088. 8) Дата опубликовамия описания 280281(54) УСТРОЙСТВО ДЕКОДИРОВАНИЯ ЛИНЕЙНОГО ЦИКЛИЧЕСКОГО КОДАИзобретение относится к техникерадиосвязи и может использоватьсядля помехоустойчивого приема в системах космической радиосвязи,5Известно устройство декодированиялинейного циклического кода, содержащее объединенные по первому входу первый блок логического сложения и первый инвертор, выход которого черезвторой блок логического сложения подключен ко входу второго инвертора,при этом вторые входы первого и второго блока логического сложения объединены, а также первый канал декодирования, содержащий буферный регистри кодовый фильтр, выход которого подключен ко входам пороговых блоков,причем выход первого блока логического сложения подключен к первомувходу первого канала декодирования Я.Однако известное устройство имеетнизкие помехоустойчивость и быстродействие.Цель изобретения - повышение помехоустойчивости и быстродействия.25Поставленная цель достигается тем,что в устройство декодирования линейного циклического кода, содержащЕеобъединенные по первому входу первый блок логического сложения и первый инвертор, выход которого через вторсй блок логического сложения подключен ко входу второго инвертора, при этом вторые входы первого и второго блока логического сложения объединены, а также первый канал декодирования, содержащий буферный регистр и кодовый фильтр, выход которого подключен ко входам пороговых блоков, причем выход первого блока логического сложения подключен к первому .входу первого канала декодирования, введены второй канал декодирования н блок выбора канала, при этом к первому входу второго канала декодирования подключен выход второго инвертора, а три выхода каждого канала декодирования подключены к соответствующим входам блока выбора канала, выходы которого подключены ко вторым входам каждого канала де- кодирования.При этом в каждый канал декодирования введены первый сумматор по модулю два, первый ключ, два блока совпадения, последовательно соединенные элемент памяти и второй ключ, а также последовательно соединенные третий ключ, счетный триггер, второй суычатор по модулю два, третий блок совпа8095 б 8 С детектора качества стертыесимволы О О 1 О О О О О О Последовательность, ЬПоследовательность, Ь 011000000 010000000 01(х) щ О; дения и управляющий триггер, при этом второй выход элемента памяти подклю чен ко второму входу второго сумматора по модулю два, а выход второго ключа подключен ко входам третьего ключа и буФерного регистра, выход которого подключен ко входу первого ключа и первому входу первого сумматора по модулю два, ко второму входу которого, объединенному с первым входом первого блока совпадения, под- щ ключен выход кодового Фильтра, а выход первого сумматора по модулю два подключен ко второму входу второго ключа, выходы пороговых блоков подключены к соответствующим входам буФерного регистра, первого блока совпадения и кодового Фильтра, а также через второй блок совпадения к третьему входу кодового Фильтра, четвертый вход которого объединен со входом элемента памяти и является 20 первым входом каждого канала декоди-рования, вторым входом которого является второй вход третьего блока совпадения, а первым, вторым и третьим выходами каждого канала декодирования являются соответственно выходы первого ключа, управляющего триггера и первого блока совпадения. Причем пороговый блок выполнен в К виде последовательно соединенных сумматора, усилителя с переменным порогом усиления и каскада сопряжения, выход которого является выходом порогового блока, входом которого явля ется вход сумматора. Входная последовательность, Ь 0 1 0 О О 0 О О О Далее Е и Ь поступают в два иден тичных канала декодирования 5 и б.Пример работы первого канала 5 декодирования, Входная последовательность Ь через элемент 7 памяти, замкнутый второй ключ 9 поступает в буФерный регистр 11 и в кодовый Фильтр 19, производящий вычисЛЕНИЕ синдрома 6 где Н - транспортированная проверочная матрица кода, составленная из коэффициентов проверочного полинома вида Ь(х) е 1 + х + х% + ф + х 9 + + хо + хе+ хЮ 65 На чертеже представлена стрУктурная электрическая схема предлагаемого устройства,Устройство декодирования линейного циклического кода содержит первыйи второй инверторы 1 и 2 соответственно, первый и второй блоки 3 и 4 логического сложения соответственно,первый и второй каналы декодирования5 и б соответственно, каждый из которых состоит из элемента 7 памяти,первого, второго и третьего ключей8, 9 и 10 соответственно, буферногорегистра 11, счетного триггера 12,первого и второго сумматоров 13 и 14по модулю два соответственно, первого, второго и третьего блоков 15,1 б и 17 совладения соответственно,управляющего триггера 18, кодовогоФильтра 19 и трех пороговых блоков20, каждый из которых содержит сумматор 21, усилитель 22 с переменнымпорогом усиления и каскад 23 сопряжения, блок 24 выбора канала, состоящий из двух счетчиков 25 и 2 б ошибок, трех дешифраторов 27 - 29, управляющего триггера 30, восьми схем31-38 совпадения и инвертора 39,устройство работает следующим образом.На вход устройства поступает инФормационная последовательность Ь исигналы, соответствующие стертым символам в принятом сообщении. С помощьюинверторов 1, 2 и блоков 3, 4 логического сложения Формируются две последовательности Ь и Ьц, являющиесярезультатами замены, стертых символовна "1" и "0" в последовательности Ь. О О 0 0 1 1 С 0 0 1 0 1 0 1 1 0 О 1 0 0 0 0 0 С 0 1 0 0 0 О 001000000111011 О 0 0 0 1 1 0 О 0 1 0 1 0 11 Если ошибок при передаче нет, то НОа При наличии Ошибок во вхОднОй последовательности состояние будет ненулевым. После заполнения буФерного регистра 11 и элемента 7 памяти (первые 24-е такта) ключ 9 соединяет выход с входом, ключ 8 размыкается и производится циклический сдвиг в буФерном регистре 11 и кодовом Фильтре 19. При каждом сдвиге записанное значение сравнивается с каждой из трех КОМбинаций покрывающего множества 0(х) (где ) 1, 2, 3), включаю- щеГО в себя полиномы.к сче26 подвтороВыполнепервымдит сткрытоошибо ра 19 первого чику 25 ошилючен выход го канала де" ие операций, 18 пунктам омощью схеэыдо момента в каждом кв Выход кодово канала подключе бок. Х счетчику кодового фильтр кодирования 6. соответствующих таблицы, происх 33 совпадения,обнаружения тре+х+х,Полиномы множества О (х) реализуются с помощью комбинации прямых иинверсных разрядов кодового фильтра19, Вычисление веса разностей принятой последовательности Ь и полиномовмножества корректируемых ошибок вы-,полняется с помощью пороговых элементов, собранных иа базе операционныхусилителей.На входы сумматоров 21 поступаютсигналы с соответствующих выходовячеек кодового фильтра 19. Ко входуусилителя 22 через переменное сопротивление подключен источник постоянного напряжения, имеющий полярность,противоположную полярности сигналана выходе сумматора 21. С помощью источника и переменного сопротивления 20задается величина порога срабатывания усилителя 22, Сигнал с выходаусилителя 22 через каскад 23 сопряжения и второй блок 16 совпаденияпоступает в кодовый фильтр 19 для рразмыкания обратной связи.Если сигнал .появился на выходепороговых элементов, соответствующихЙх) или к), то сигнал с выходакаскада сопряжения поступает в бу- Зуферный регистр 11, значение в котором меняется на противоположное, ив кодовый Фильтр, где инвертируетсясостояние соответствующих разрядов.,При условии, что сигнал на выхо-.де второго блока 16 совпадения появляется после -ого сдвига, переданное слово восстанавливается при выполнении еще 23-сдвигов, в течениекоторых исправленная часть кодовогослова дополняется 11-тью символами, 4 Опоступающими из кодового фильтра 19.Первый ключ 8 замыкается и декодированная последовательность появляетсяна выходе буферного регистра 11, Вто же время через замкнутый второйключ 9 осуществляется прием следующего кодового блока. В течение первых24 тактов входная последовательностьчерез замкнутый третий ключ 10 поступает на счетный триггер 12,.осуществляющий проверку на четность входнойпоследовательности. По окончании 24тактов третий ключ 10 размыкается,сигнал с выхода счетного триггера 12сравнивается со значением 24 символакодового слова, являющегося результатом проверки на четкость на передающей стороне. Логическая единица навыходе сумматора 14 по модулю двауказывает на отсутствие ошибки в принятой последовательности или на на- еоличие ошибок, кратных двум, Логический ноль на выходе сумматора 14 помодулю два указывает на наличие 1,3,5,7 и так далее ошибок. На третий блок 17 совпадения поступают сиг- Я налы с сумматора 14 по модулю два и дешифратора 27 трех ошибок первого канала. Сигнал на выходе третьего блока 17 совпадения появляется только в случае наличия логической единицы с третьего ключа 10 и сигнала с дешифратора 27 трех ошибок. Это свидетельствует о появлении четырех некорректируеьазх ошибок в кодовом слове. Полученный сигнал через управляющий триггер 18 поступает в блок 24 выбора канала.Логика работы блока выбора канала представлена в таблице.каналов нли четырех ошибок в первом канале. Дешифратор 29 и управляющий триггер 30 служат гля отпирания схем ,31 и 32 совпадения в случае обнаружения трех ошибок в первом и втором каналах 5 и 6 декодирования, Схема 33 при этом запирается сигналом с противоположного плеча управляющего триггера 30. В этом случае доступ абонента к каналам осуществляется также при отсутствии сигнала "Четыре .ошибки", поступающего с управляющих триггеров 18 обоих каналов.Выполнение операций, соответствую. щих пунктам 23, 24 и 25 таблицы, осу ществляется с помощью схемы 37 сов падения, открытой сигналом "Четыре э ошибки" перного канала и сигнапом С управляющего триггера 30.Инвертор 39 и схевав 34, 35 и 38 совпадения обраэуют схему приоритета первого канала для случая одновре- щ меииого появления трех корректирувмых ошибок в первом и втором каналахИспользование в устройстве двух параллельных каналов декодирования и блока выбора канала позволяет приме- д нять данное устройство в канале со стИранием, что снижает требуемое отношение сигнал/шум на входе приемника в 1,5 раза при неизменной вероятности ошибки на один двоичный символ,формула изобретения1. Устройство декодирования линейного циклического кода, содержащее З 5 объединенные по первому входу первый блок логического сложения и первый инвертор, выход которого через второй блок логического сложения подключен ко входу второго инвертора, нри этом вторые входы первого и второго блока логического сложения объединены, а также первый канал декодирования, содержащий буферный регистр и кодовый Фильтр, выход которого подключен ко входам пороговых блоков, 45 причем выход первого блока логического сложения подключен к первому входу первого канала декодирования, о т - л и ч а ю щ е е с я тем, что, с целью повьааения помехоустойчивости и Я быстродействия, в него введены второй канал декодирования и блок выбора канала, при этом к первому входу второго канала декодирования подключен выход второго инвертора, а три выхода а 5 каждого канала декодирования подключены к соответствующим входам блока выбора канала, выходы которого подключены ко вторым входам каждого канала декодирования.2. Устройство по п. 1, о т л н ч а ю щ е е с я тем, что в каждый канал декодирования введены первый сумматор по модулю два, первый ключ, два блока совпадения, последовательно соединенные элемент памяти и второй ключ, а также последовательно соединенные третий ключ, счетный триггер, второй сумматор по модулю два, третий блок совпадения и управлякщнй триггер, при этом второй выход элемента. памяти подключен ко вто. рому входу второго сумматора по модулю два, а выход второго ключа подключен ко входам третьего ключа и буферного регистра, выход которого подключен ко входу первого ключа и первому входу первого сумматора по модулю два, ко второму входу которо,го, объединенному с первым входом первого блока совпадения, подключен выход кодового Фильтра, а выход первого сумматора по модулю два подключен ко второму входу второго ключа, выходя пороговых блоков подключены к соответствующим входам буферного регистра, первого блока совпадения и кодового Фильтра, а также через второй блок совпадения к третьему входу кодового фильтра, четвертый вход которого объединен со входом элемента памяти и является первым входом каждого канала декодирования, вторым входом которого является второй вход третьего блока совпадения, а первым, вторым и третьим выходами каждого канала декодирования являются соответственно выходы первого ключа, управляющего триггера и первого блока совпадения.3. Устройство по п. 2, о т л и ч а ю щ е е с я тем, что пороговый блок выполнен в виде последовательно соединенных сумматора, усилителя с .переменным порогом усиления и каскада сопряжения, выход которого является выходом порбгового блока, входом крторого является вход сумматораИсточники информации,принятые во внимание при экспертизе1. Каваа Т, "Оесодлд Ргоседвге ог И 01,вфре-Е ггог-Со ггесйп 9 Сусс Содево, ТЕЕЕ Тгаввасйоов ТО", М 2, 1964, р. 134-138 (прототип),8095 б 8 Составитель Е. Голубя Текред Т.Маточка КорректоР Г. Решетни Редактор Л. Пчели Заказ 458/78 ное ССР Филиал ППП "Патент", г, ужгород, ул, Проектна Тираж ВНИИПИ Госуда по делам и 035, Москва, 9 Подпи твенного комитета бретений и открыт 35 Рауюская наб.