Постоянное запоминающее устройство

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ Союз Советских Социалистнческнх Республик(22) Заявлено 30.11. 78 (2) 2690268/18-24с присоединением заявки Йо(51)М. Кл 3 Я 11 С 17/00 Государственный комитет СССР по делам изобретений и открытий(7) Заявите дена Ленина институт киберне(54) ПОСТОЯННОЕ ЗАПОМИНАЮЩЕЕ УСТРОЙСТВ оэтому быстродейст менения такого ПЗУ вляю ля п. Изобретение относится к вычислительной технике и может быть применено в системах постоянной памяти.Известны постоянные запоминаюде устройства. (ПЗУ), которые дляповышения информационной емкости содержат дополнительные узлы и блоки,например сумматоры и соответствующие схемы управления 1 и(2(.Все ПЗУ разбито на части, приэтом требуемые коды чисел формиру-ются на выходе сумматора как сумманескольких слагаемых, считанных иэразных частей накопителя. Понижение быстродействия устройства,объясняемое дополнительными задержками, выходных сигналов, например привыполнении операции сложения в сумматоре, существенно ограничиваетобласть применения устройства и снижает его надежность,Известно также ПЗУ, которое, сцелью расширения информационной емкости, содержит дополнительные схе.мы, такие как счетчик, схемы И, ИЛИ,НЕ, узел сравнения и др, 3.Однако в этом устройстве осущестт плотное заполнение накопитери наличии "нулей" в последовательности поступления информации при вводе и выводе. Пвие и область притакже ограничены,Известны постоянные запоминающиеустройства, построенные по классическому.принципу 4.Наиболее близким по техническойсущности к изобретению являетсяустройство, содержащее первый де 10 шифратор, входы которого соедйненыс выходами соответствующих млад.ших разрядов регистра адреса, а выходы с соответствующими входамиблока накопителя, второй дешифратор,5 входы которого подключены к выходамсоответствующих старших разрядоврегистра адреса, регистр числа, коммутатор, содержащий вентили по числувыходных шин блока накопителя, ин 20 Формационные входы которого подсоединены к выходным шинам блока накопителя, а управляющие входы подключены к соответствующим выходам второго дешифратора, причем выходы ком 25 мутатора подключены к соответствующивходам регистра слова, первые входывсех вентилей подключены к информационным входам коммутатора, а вторыевходы вентилей, относящиеся к каждо 30 му числовому блоку, объединены и под5 10 15 20 25 40 45 50 55 е 0 б 5 ключены к соответствующим управляющим входам коммутатора, выходы одноименных вентилей, относящиеся ковсем числовым блокам, объединенымежду собой и подключены к соответствующим выходам коммутатора 5 ,Известное устройство обладает следующими недостатками. Это, во-первых, малое быстродействие, так как при хранении большого массива слов количество числовых блоков, как правило, велико, при этом входное сопротивление каждой адресной шины, содержащей активную и реактивную составляющие, также велико, что требует формирования импульса тока опроса достаточно большой длительности и, следовательно, большого Времени цикла работы устройства.В постоянных запоминающих устройствах на Ферритовых сердечниках при применении метода шунтирования сердечников невыбранных числовых линеек или метода задания противотока входное сопротивление числовой шины хотя и уменьшается, однако максимальное значение этого сопротивления также будет существенным, так как оно в большой степени зависит от величины . разрядности хранимых слов. Во-вторых, это невысокая надежность, так как количество элементов связи памяти в каждом числовом блоке определяется количеством единиц нулей хранимой информации, что сказывается не только на количестве отказов устройства, но и на соотношении сигнал-помеха в выходных шинах каждого числового блока.Цель изобретения - повышение быстродействия и надежности устройства.Поставленная цель достигается тем, что в постоянное запоминающее устрой- ство, содержащее регистр адреса, входы которого соединены с кодовыми шинами адреса, первый дешифратор, информационные входы которого соединены с соответствующими первыми выходами регистра адреса, накопитель, входы которого соединены с соответствующими выходами первого дешифратора, второй дешифратор, информационные входы которого соединены с соотве гствующими вторыми выходами регистра адреса, коммутатор, первые информационные входы которого соединены с соответствующими выходами аФопителя, а управляющие входы - с соответствующими выходами второго дешифратора, регистр слова, информационные входы которого соединены с соответствующими выходами коммутатора, блок управления, вход которого соединен с шиной обращения, причем управляющие входы дешифраторов и регистра слова соединены с соответствующимивыходами блока управления, введен дополнительный накопитель, причем входы дополнительного накопителя подключены к соответствующим выходам второго дешифратора, авыходы - к соответствующим вторыминформационным входам коммутатора.На чертеже схематически показаноустройство.Устройство содержит регистр 1адреса, входы которого подключенык кодовым шинам 2 адреса, а выходы 3 младших разрядов - к соответствующим входам первого дешифратора4, первый накопитель 5, содержащийчисловые блоки б, адресные входы 7и выходы 8, второй дешифратор 9,входы которого подключены к соответствующим выходам 10 старших разрядов регистра 1 адреса, дополнительный накопитель 11 с адресными входами 12 и выходами 13, коммутатор14, вторые информационные входыкоторого подключены к соответствующим выходам 13 дополнительного накопителя 11, а первые информационныевходы - к соответствующим выходам8 Первого накопителя 5.При этомуправляющие входы 15 коммутатора 14подключены к соответствующим адреснымвходам 12 и одноименным выходамвторого дешифратора 9,Кроме того устройство. содержитрегистр 16 слова, входы 17 которогоподключены к соответствующим выходамкоммутатора 14, блок 18 управления,вход которого подключен к шине 19обращения, а выходы соответственноподключены к управляющим входам регистра 1 адреса, первого дешифратора4, второго дешифратора 9 и регистра16 слова. Регистр 1 адреса, регистр 1 б слова, первый дешифратор 4, второй дешифратор 9 могут быть выполнены по известным классическим принципам 41. Накопитель 5 также может быть выполнен по известным классическим принципам (см. Брик Е. А. Техника ПЗУ, К., "Советское радио", 1973) и содержать числовые брюки, причем каждая адресная шина накопителя проходит последовательно через одноименные числовые линейки всех числовых блоков и подключена к соответствующему адресному входу 7 накопителя 5 (на чертеже числовые линейки условно обозначены пунктирными, а числовые блоки штрихпунктирными линиями). Каждый числовой блок б обладает выходными шинами (по количеству разрядов числового блска), которые подключ ны к соответствующим выходам 8 накопителя 5. Дополнительный накопитель 11 также может быть выполнен по известным классическим принципам. Количество адресных входов 12 (а следовательно, ячеек памяти ) дополнительного накопителя 11 соответствует количеству числовых блоков б накопителя 5, причем первый по порядку адресный вход12 второго блока накопителя 11 соответствует первому числовому блокуб первого блока накопителя 5, второйадресный вход 12 - второму числовомублоку .б и т.д,Кроме того, количество разрядовкаждой ячейки памяти дополнительного накопителя 11 поставлено в однозначное соответствие с количествомразрядов, а следовательно, с количеством выходов 8 соответствующегочислового блока б накопителя 5, такчто если количество разрядов слов,подлежащих хранению в ПЗУ следовательно, и количество разрядов регистра 16 слова) равно И, а количество разрядов-й по порядку ячейки хранимого слова второго блоканакопителя 11 равно Ф, то соответствующее ему количество разрядов1 -го числового блока б первого блоканакопителя 5 равно К = И - юНакопители 5 и 11 могут быть выполнены с применением любых эле"ментов связи элементов памяти, кото;рые на чертеже условно обозначенынаклонными черточками) , при этомсущество изобретения не изменяется.Коммутатор 14 предназначен дляподключения к соответствующим входам 17 регистра 16 слова ( И - М 1)выходов 8 выбранного в соответствиис кодом адреса 1 -го числового блокаб первого блока накопителя 5 и одновременно к другим соответствующимвходам 17 этого же регистра 16 Мвыходов 13 дополнительного накопителя 11. При этом каждый из управляющих сигналов, поступающих на вход15 коммутатора 14, поставлен пономеру в однозначное соответствиес номером адресного входа 12 блоканакопителя 11, номером числовогоблока б накопителя 5 и номером выходаФгорого дешифртора 9. Так, например,наличие управляющего сигнала на первом по порядку входе 15 коммутатора4 соответствует наличию выходного..сигнала на первом выходе второго дешифратора 9, а также наличию этогоже сигнала на первом по порядку адресном входе 12 дополнительного нако,пителя 11, который считывает на еговыходы 13 слово с количеством разрядов М, При этом коммутатор 14при дейтствии управляющего сигналана первом входе 15 подключает насоответсвующие входы 17 регистра16 слова и выходов 13 второго блоканакопителя 11 и одновременно наостальные соответствующие входы 17М 1= И-Ь 1 выходов 8 первого числового блока б первого блока накопи"теля 5, так что на регистр 16 заносится И -разрядное слово, подлежащее хранению в ПЗУ,Коммутатор 14 может быть выполнен на вентилях 20, объединенных вгруппы 21, количество которых равно количеству числовых блоков 6 накопителя 5Количество вентилей 20 вкаждой группе 21 равно количествуразрядов регистра 16 слова и, следовательно, количеству разрядовслова, подлежащих хранению в ПЗУ.Устройство работает следующимобразом,Пусть имеется множество М слоЮразрядностью И,подлежащих хранению,в постоянном запоминающем устройстве. В этом множестве всегда можноотыскать слова подмножестваА 11 = 1,2,р), в каждом из которых значениями разрядов иэ Исовпадают со значениями одноименных15 разрядов всех слов подмножества,т.е. в каждом подмножестве АЬразрядов являются общими для всехслов подмножетства А 1. Выделенныеразряды Ьцобразуют слово С 1, кото 20 рому присваивают индекс подмножества,из которого оно образовано. Из кажодого подмножества Аобразуют подмножество Ис разрядностью словИ-Ю), которое хранят в 1-ом числовом блоке, а соответствующее емуслово Ц с количеством разрядовхранят в дополнительном накопителе11, причем 1-ому числовому блокуб соЬтветствует 1-ое слово в дополнительном накопителе 11, т.е.-й адресный вход 12.Таким образоммаксимальное количество словв дополнительном накопителе 11 равно количеству числовых блоков б,содержащих подмножества В , а коли 35 чество разрядов выходой 13) второго блока накопителя 11 равно максимальному значению величины )и;. Приэтом всегда М(ИПри обращении к постоянному за 40 поминающему устройству на шине 19выставляют сигнал обращения, который поступает на соответствующийвход блока 18 управления. Блэк 18управления вырабатывает на своихвыходах управляющие сигналы, которые4 в соответствующие моменты временипоступают на управляющие входы регистра 1 адреса первого дешифратора4, второго дешифратора 9 и регистра16 слова, разрешая их функционироИ ванне.Код адреса, поступающий по кодовым шинам 2 адреса, заносят на регистр 1 адреса,при этом младшие разряды кода адреса с выходов 3 регист ра 1 адреса поступают на соответствующие входы первого дешифратора4, а старшие разряды с выходов 10этого же регистра поступают соответственно на входы второго дешифращо тора 9.Первый дешифратор 4 на одном изсвоих выходов в соответствии с кодом адреса вырабатывает сигнал опроса, который поступает на соответ-.65 ствующий адресный вход 7 и воздей10 15 20 25 40 50 ствует на элементы связи (памяти ) последовательно включенных числовых линеек, по одной в каждом числовом блоке б.На выходах 8 первого блока накопителя 5 появляются выходные сигналы, соответствующие кодам алов подмножества В , записанных в выбранных числовых линейках всех числовых блоков б. Эти выходные сигналы поступают на соответствующие первые входы .коммутатора 14. Второй дешифратор 9 вырабатывает в соответствии со значениями старших разрядов кода адреса на одном из своих-ых выходов сигнал, который поступает на соответствующий выбранному 1-ому числовому блоку -й адресный вход 12 дополнительного накопителя 11 для считывания слова а, М; разрядов которого являются общими для всех слов подмножества В, находящихся в выбранном числовом блоке.Этот же сигнал с выхода второго дешифратора 9 поступает также на соответствующий управляющий вход 15 коммутатора 14, разрешая прохождение через коммутатор 14 соответствующих сигналов как с выходов 8 выбранного числового блока б, так и с выходов 13 дополнительного накопителя 11,При этом на входы регистра 1 б слова поступает нужное слово исходного множества М, сформированное путем пристыковки соответствующих И-Э) разрядов, считанных из-го числового блока б, и М,; разрядов, считанных из дополнительного накопителя 11. Выходные сигналы, считанные с остальных числовых блоков 6, на выходы регистра 16 слова не проходят, так как на остальных управляющих входах коммутатора 14 сигналы разрешения отсутствуют. По сравнению с известным устройством при той же информационной емкости входное сопротивление адресной шины уменьшается, так как уменьшается количество элементов памяти, принадлежащих выбранной адресной шине. При этом соответственно уменьшается и длина каждой адреснои шины, а также общее количество элементов памяти накопителя. Все зто приводит к уменьшению времени переходных процессов во входных цепях накопителя, к уменьшению различного рода наводок и, следовательно, к повышению быстродействия и надежности устройства.Так как емкость памяти второго блока накопителя чрезвычайно мала, а. возбуждение его адресных входов осуществляют от второго дешифратора, не связанного с первым дешифратором, то применение дополнительного накопителя 11 не сказывается на снижении положительного эффекта. Формула изобретения Постоянное запоминающее устройство, содержащее регистр адреса, входы которого соединены с кодовымишинами адреса, первый дешифратор,информационные входы которого соединены с соответствующими первыми выходами регистра адреса, накопитель,входы которого соединены с соответствующими выходами первого дешифратора, второй дешифратор, информационные входы которого соединены ссоответсвующими вторыми выходамирегистра адреса, коммутатор, первыеинформационные входы которого соединены с соответствующими выходами накопителя, а управляющие входы - ссоответствующими выходами второго дешифратора, регистр слова, информационные входы которого соединены с соответствующими выходами коммутатора,блок управления, вход которого соединен с шиной обращения, причем управляющие входы дешифраторов и регистраслова соединены с соответствующимивыходами блока управления о т л ич а ю щ е е с ятем,что,с целью повышения быстродействия и надежностиустройства, в него введен дополнительный накопитель, причем входы дополнительного накопителя подключены ксоответствующим выходам второго дешифратора, а выходы - к соответствующим вторым информационным входамкоммутатора.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРФ 490184, кл, Я 11 С 17/00, 1975.2. Авторское свидетельство СССРМ 4 б 8304, кл. 5 11 С 17/00, 1975.3, Авторское свидетельство СССРР 488255, кл, 8 11 С 9/00, 1975,4, Брик Е. А. Техника ПЗУ. М.,"Советское радио"., 1973.5, Авторско свидетельство АЗССРР 461451, кл, 5 11 С 17/00, 1975/5 1303 филиал ППП "Патентф, г. Ужгород, ул. Проектная,Тираж б Государственног о делам изобрет Москва, Ж, б Подпи комитета СССР ний и открытий аушская наб.,