Устройство синхронизации по циклам

Ь 4, фФВфц уфФ я О П ИС А"Н"ЙИЗОБРЕТЕН ИЯ Союз Советских Социалистических Республик)М. Кл Н 04 Ь 7/ присоединением заявкиосударственний комитеСовета Министров СССРпо делам изобретенийи открытий 23) Приоритет43) Опубликован45) Дата опубли 08.78,Бюллетень(71) Заявител ИЗАЦИИ ПО ЦИКЛАМ 54) УСТРОИСТВО С троистве при неравн начала поиска синхр шое время на его во вероятных позицияхнизма требуется больстановление.Цель изобретенияни вхождения в синх- уменьшение вронизм. этого в устройство ам, содержащее после е делитель, элемент И вход и выходы котор тствуюшими входами памяти, выходы кото ния соединены с упра 1 ителя и вторым вх ведены коммутируемь Дляпо циклдиненньсдвига,с соотвевания иуправледом деИЛИ, в синхронизации овательно сое- ЛИ и регистр ого соединены блока опробоого через блок вляюшим входом элементай счетчик, два Изобретение относится к радиотехнике и может использоваться в источниках питания, в приемниках информации для обеспечения синхронизма.Известно устройство синхронизации по циклам, содержащее последовательно соединенные делитель, элемент ИЛИ и регистр сдвига, вход и выходы которого соединены с соответствующими входами блока опробования и памяти, выходы которого через блок управления соединены с управляющим входом делителя и вторым входом элемента ИЛИ (11.Однако в этом усоэлемента И, триггер, счетчик ошибок и узел формирования сигналов Сброс, при этом дополнительный вход делителя через последовательно соединенные первый элемент И, счетчик ошибок и узел формирования сигналов Сброс подключен к входам Сброс 5 блока опробования и памяти, триггера, счетчика ошибрк и коммутируемого счетчика, к двум другим входам которого подключены управляющие выходы блока управления, а выход подключен ко входу триггера и ко второму входу узла формирования сигналов Сброс, причем ко входам второго элемента И подключены соответственно выход одного из разрядов регистра сдвига и дополнительный вход делителя, управляющий вход которого подключен к третьему входу узла формирования сигналов Сброс, а выход - к первому дополнительному входу блока управления, к второму дополнительному входу которого подключен первый выход триггера, а второй выход триггера соединен с входом первого элемента И, второй вход которого соединен с дополнительным выходом блока опробования и памяти.Кроме того узел формирования сигналовСброс состоит из трех выходных формирователей импульсов, двух ключей и триг гера, причем выходы триггера подключены618858 одному из входок дкчх ключси, дргпе входы которых обье.1 ппепы и яклякпся входом узла формирования сигналок (,орос, выход первого ключа является одппч пз выходов Сброс узла формирования сигналов Сброс, а выход второго клкча подключен к одному из входов первого, второго выходных формирователей импульсов и триггера, другой вход которого объединен с управляющим входом первого ключа и10 входом третьего выходного формирователя импульсов и является вторым входом узла формирования сигналов Сброс, а второй вход первого выходного формирователя импульсов является третьим входом узла формирования сигналов Сброс. 15На чертеже приведена структур р 1 ая электрическая схема предложенного устройства.Устройство синхронизации по циклач содержит последовательно соединенные делитель 1, элемент ИЛИ 2 и регистр 3 сдвига, вход и выходы которого соединены с соот 20 ветствующими входами блока 4 опросования и памяти, выходы которого через блок 5 управления соедипепы с управляю 1 цич входом делителяи вторым входом элечента ИЛИ 2, коммутируемый счетчик 6, два эле мента И 7, 8, триггер 9, счетчик 10 ошибок и узел 11 формирования сигналов Сброс. При этом дополнительный вход делителя 1 через последовательно соединенные первый элемент И 7, счетчик 10 ошибок и узел 11 формирования сигпалок Сброс подключен к входам Сброс блока 4 опробования и памяти, триггера 9, счетчика 10 ошибок и коммутируемого счетчика 6, к двум другим входам которого подклю шны управля 1 ощие выходы блока 5 управле 35 ния, а выход подключен ко входу триггера 9 и ко второму входу узла формирования сигналов Сброс 1. Причем ко входам второго элемента И 8 подключены соответственно выход одного из разрядок регистра 3 сдвига и дополнительный вход де лителя 1, управляющий вход которого подключен к третьему входу узла 11 формирования сигналов Сброс, а выход - к первому дополнительному входу олока 5 управления, к второму дополнительному входу которого подключен первыи выход трпгге 45 ра 9, а второй выход триггера 9 соединен с входом первого элемента И 7, второй вход которого соединен с дополнительным выходом блока 4 опробования и памяти.Кроме того узел 11 формирования сиг палов Сброс состоит из трех выходных формирователей 12 - 14 импульсов, двух клк- чей 15, 16 и триггера 17, причем выходы триггера 17 подключены к одному из входов двух ключей 15, 16, другие входы которых объединены и являются входом узла 11 формирования сигналов Сброс, выход первого ключа 15 является одним из выходок Сброс узла 11 формирования сигналов Сброс, а выход второго ключа 16 подключен к одному из входов первого, второго 4выходных формирователей импульсов 12, 13 н триггера 17, другой вход которого объединен с управляюшим входом первого ключа 15 и ьходом третьего выходного формирователя 14 импульсов и является вторым входом узла формирования сигналов Сброс 1, а второй вход первого выходного формирователя импульсов 12 является третьим кхо,1 ом узла 11 формирования сигналов (:орос. Блок 4 опробования и памяти со.и ржпт элементы 18 - 22 опробования и элемснты 23 - 27 памяти.Устройство работает следующим образом.В установившемся режиме, когда синхроaизм по циклам обеспечен, управляемый делитель 1 осуществляет деление тактовой частоты до частоты следования циклов, в результате с его выхода поступают циклокые импульсы, период следования которых соответствует периоду чередования единиц и кулей синхросигнала в принимаемом цифровом сигнале.Цикловые импульсы с выхода управляемого делителя 1 через элемент ИЛИ 2 постуча 1 от на регистр 3 сдвига, а с одного из выходок регистра 3 сдвига через элемент И 8 - па выход устройства, где опи используются для фазпровапия приемного распределителя цифровой системы связи.С выхода элемента ИЛИ 2 цикловые импульсы поступают на вход первого элемента опробования 18 блока 4 опробования и памяти, а с выходов регистра 3 сдвига - на сооткетствуюшие входы последующих элементов опробования 19 - 22 блока 4 опробования и памяти.Временное положение цикловых импульсок на входе первого элемента 18 опробования соответствуют временному положению импульсов на выходе управляемого делителя 1, цикловые импульсы на входе второго элемента 9 опробования задержаны в регистре 3 сдвига на интервал времени, соо кетстк ю 1 циЙ одной импульсной позиции принимаемого цифрового сигнала, задержка цпкловых импульсов на входе третьего элемента 20 опробования равна временному интервалу двух импульсных позиций и т. д.(.оответственно цикловые импульсы, поступающие на вход последнего Р-ого элемента 22 опробования, задержаны относительно цикловых импульсов с выхода управляемого делителя 1 на интервал времени, равный временному интервалу в Р - 1 импульсных позиций принимаемого цифрового сигнала.На вторые входы всех элементов 18 - 22 опробования поступает один и тот же принимаемый цифровой сигнал, так что за счет задержки цикловых импульсов в регистре 3 сдвига элементы опробования осушссгкляют в каждом цикле опробование Р соседних импульсных позиций принимаемого цифрового сигнала. При этом фаза цикловой последовательности с выхода управляемого ;цлитсля 1 устанавливается таким образом,60 что в установившсчся режиме символы синхросигнала опробуотс 51 срелним элементом 20 Опробования, а остальные элементы пробования опробуют импульсные позиции принимаемого цифрового сигнала, соседние синхропозицип справа и слева,В установившемся режиме сигналы с выхода триггера 9 обеспечивают поступление цикловых импульсов через элемент И 8 на выход устройства и прохожлчие импульсов ошибок с выхода среднего элемента 20 опробования через элемент И 7 на вход счетчика 10 ошибок.Каж;(ый из элементов опробования работает таким образом, что импульсы сппала ошибки на его выходе отсутствуют только при строгом ереловснии слпниц и нулсй на .опроб)емых импульсных позициях приничасчого цифр ного сигня,а. Каждое нару иение чсрсловыния, т. е. появ ш 1;с подряд ны опробуемых позициях двух сичволов единица или лву.х символов п)ль, вызь- васт появление па выходе элсчсггы Опрооования импульсы сигналы оп:ибк.В установившемся рсжпмс поддержания синхрсшпзма по циклам через кажл.е М циклов, гле М - ечкость коммутируе)поо счетчика 6, с его выходы поступают импульсы, которые пройдя формировытсль 14 импульсов, Осупес"1 влякл сброс счетчика 10 ошибок, ечкость которого меньше М. Поэтому в устягОвивгцсхс 51 рс)киях.с Отде.ьные нарушения черслованпя спн. росимволов, обусловленныс воздсиствпеч по,)ех па принимаемый групповой спыл, кяк првло, не приводят к появлению ичупьСЯ На выхОЛе счетчика 0 Оп 1 бок.Если же за Отмср)ех 1 комму ируемым счетчикоч 6 интервал вреченп в М циклов будет ичеть место (х, о;бок череловянпя, то на выходе счет 1 кг 10 ошибок образуется имгльс, который поступает на узел 11 формирования сигналов С:брос. В узле 11 форми)Овыи 51 с гн.ов (,1)рос 1 р 11 ср7 переключения устав)влс импульсоч с выхода ко)мутпруемого счетчкы 6 в такое положение, при котоно Опкр,т ключ 16 и закрыт клоч 15. Соотвс 1 вснно импульс с выхода счетчика 10 О 1 ибок проходит ключ 16 и через форм провтелих пульсов2, 13 осуществляет сброс комхтпруемого счетчика 6 и элементов 2327 памяти и устанавливает триггер 17 псрсключения в положение, при котором закрывается ключ 16 и открывается ключ 15.Если появление импульса на выходе счетчика 10 ошибок произошло не из-за потери синхронизма, а из-за ошибок чередования синхросигнала, обусловленных помехами, то маловероятно, что в следуонем отмеряемом коммутируемым счетчиком 6 временном интервале в М циклов опять будет обнаружено Х ошибок чередования синхросимволов. И если этого не происхолит, то есть, если на выходе счетчика 10 ошибок не образуется импульс, то импульс с выхода коммути 5 (О 15 20 25 30 35 4) 45 50 55 руемого счетчика 6 возвращает триггер 17переключения в нрежпее положение, при котором открывается ключ 16 и закрываетсяключ 15.Импульс с выхода коммутируемого счетчика 6, пройдя через формирователь М импульсов, осуществляет такке сброс счетчика 10 ошибок. Если же имеет место потеряциклового сипхронпзмы, то после появленияна выходе счетчика 10 ошибок первого импульса следует ожидать, что на М цикловбудет снова обнаружено не менее чем Хошибок, чередования символов на позициях,опробуемых третьим элементом 20 пробовапия.В этох 1 случае снпал с выхода счетчика10 оппоок позволяет пройти импульсу с выхола коммутируемого счетчка 6 через ключ15 и переключить триггер 9 в положение,соответствуюгцее режиму поиска. -.)леченты23 - 27 памяти при этом не сбрасываются,и, таким образом, в момент переклочениятриггера 9 в режим поиска элементы 2327памяти содержат информацию о том, имелиили не имели место Ошибки чередования символов на импульсных позициях, опрооуемыхэлементами 18 - -22 опробования в течениепредшествуюсцих М циклов,В режиме поиска сигналы с выхода триггера 9 запрещают прохождение импульсовчерез элементы И 7, 8 и разрешают прохождение через блок 5 управления импульсов списывания на вход коммутируемого счетчика 6. Коммутируемый счетчик 6 в режимепоиска осуществляет подсчет числа чередОвания единиц и нулей на позициях, опробуемых первым элементом 18 опробования.Если в момент переключения триггера 9в режим поиска какой-либо элемент памяти23 - 27 зафиксировал чередование единици нулей в течение предшествующих М циклов, то в режиме поиска корректированиеуправляемого делителя 1 осуществляется таким образом, чтобы после корректированияпозицию, где имело место чередование единиц и нулей, опробовал бы первый элемент 18 опробования, При этом если чередование символов обнаружено двумя илинесколькими элементами памяти, первый элемент 18 опробования начинает опробоватьпозицию, на которой ранее было обнаруженочередование символов элементом опробования с меньшим номером.Корректирование управляемого делителя 1 осуществляется блоком 5 управленияна столько импульсных позиций, сколькопол,ряд элементов опробования обнаружатошибки чередования символов, причем в результате корректирования первый элемент18 опробования начинает опробовать ту изимпульсных позиций принимаемого цифрового сигнала, из которой ранее было обнаружено чередование символов элементом опробования с меньшим номером.Если после потери циклового синхронизма новое положение синхронизма оказывается вблизи прежнего, то соответствующий из элементов 18 - 22 опробования в течение М циклов, предшествующих переключению триггера 9 в режим поиска, не обнаружит ошибок чередования. Соответственно после переключения триггера 9 в режим поиска и поступления с его выхода разрешающего сигнала на узел управления 5 осуществляется 1 О корректирование управляемого делителя 1, после чего синхросигнал начинает опробовать первый элемент 18 опробования.Через М циклов коммутируемый счетчик 6 фиксирует чередование символов на позиции, опробуемой элементом 18 опробования. При отсутствии в течение М циклов ошибок чередования с элемента 18 опробования на выходе коммутируемого счетчика 6 появляется импульс, переключающий триггер 9 в установившийся режим синхрониз ма по циклам.При этом переключении триггера 9 сигнал с выхода этого триггера, поступающий на управляемый делитель 1, осуществляет скачкообразную установку делителя 1 таким образом, чтобы далее в установившемся режиме синхросигнал опробовался средним элементом 20 опробования.Если же при потере циклового синхронизма оказывается, что новое положение синхронизма не лежит в окрестности прежнего, то после обнаружения этого факта по данным элементов 23 - 27 памяти начинается ускоренный поиск нового положения синхронизма.Если в режиме поиска все элементы 23 - 27 памяти зафиксировали отсутствие чере- з 5 дования и пропустили сигналы ошибок чередования с выходов элементов 18 - 22 опробования через блок 5 управления к управляемому делителю 1, то осуществляется корректидование уп,авляемого делителя 140 на Р импульсных позиций.Кроме того, в формирователе импульсов 12 Сброса формируется импульс после последнего корректирующего импульса с выхода блока 5 управления, осуществляющий сброс элементов 23 - 27 памяти. 45Импульс с выхода схемы блока 5 управления, пройдя через элемент ИЛИ 2 и регистр 3 сдвига на входы элементов опробования 18 - 22 обеспечивает то, что начало опробования новых позиций принимаемого цифрового сигнала осуществляется в том50 же цикле, что и корректирование управляемого делителя 1 сигналами ошибок чередования.На вновь опробуемых позициях поиск синхросигнала осуществляется таким же образом. Элементы 18 - 22 опробования выявляют ошибки чередования символов на опробуемых позициях, причем импульсы ошибок с их выхода обеспечивают корректирование управляемого делителя 1 на столько импульсных позиций, сколько элементов опробования подряд обнаружили отсутствие чередования символов,Процесс поиска продолжается до тех пор, пока первый элемент опробования не будет опробовать чередующиеся символы в течение М циклов подряд. После этого на выходе коммутируемого счетчика 6 появляется импульс, переключающий триггер 9 в установившийся режим поддержания синхронизмы.Затем по сигналу переключения с триггера 9 на управляемом делителе 1 осуществляется скачкообразная подстройка для того, чтобы в установившемся режиме синхропозиции принимаемого цифрового сигнала опробовались средним элементом 20 опробования.В установившемся режиме с выхода триг гера 9 на элементы И 7, 8 подаются разрешающие сигналы, а коммутируемый счетчик 6 переключается в режим счета цикловых импульсов с выхода блока 5 управления,Предлагаемое устройство позволяет обеспечить быстрое восстановление синхронизма по циклам как в тех случаях, когда новое положение циклового синхронизма находится вблизи прежнего, так и в случаях резких изменений фазы синхросигнала в принимаемом цифровом сигнале.Положительный эффект ускорения времени восстановления циклового синхронизма предлагаемым устройством достигается :а счет введения новых узлов и связей, а не за счет какого-либо ухудшения других основных показателей установления или поддержания синхронизма. В отличие от устройств, содержащих несколько элементов с пробования и осуществляющих с их помощью параллельный анализ позиций циклов принимаемого сигнала, вероятность ложной фиксации состояния синхронизма не возрастает пропорционально числу используемых элементов опробования, Это происходит потому, что как и в известном устройсгве, фиксация нового состояния синхронизма осуществляется по результатам безошибочного опробования чередования символов только одним (первым) элементом опробования.Формула изобретения1. Устройство синхронизации по циклам, содержащее последовательно соединенные делитель, элемент ИЛИ и регистр сдвига, вход и выходы которого соединены с соответствующими входами блока опробования и памяти, выходы которого через блок управления соединены с управляющим входом делителя и вторым входом элемента ИЛИ, отличающееся тем, что, с целью уменьшения воемени вхождения в синхронизм, введены коммутируемый счетчик, два элемента И, тр иггер, счетчик ошибок и узел формиров ния сигналов Сброс, при этом допол618858 10 10 Редактор И.МарховскаяЗаказ 4275/47 ЦНИИПИ Государственного комитета Совета Министров СССР по делам изобретений и открытий П 3035, Москва, Ж, Раушская наб., д. 4/5филиал ППП Патент, г. Ужгород, ул. Проектная, 4 нительный вход делителя через последовательно соединенные первый элемент И, счетчик ошибок и узел формирования сигналов Сброс подключен к входам Сброс блока опробования и памяти, триггера, счетчика ошибок и коммутируемого счетчика, к двум другим входам которого подключены управляющие выходы блока управления, а выход подключен ко входу триггера и ко второму входу узла формирования сигналов Сброс, причем ко входам второго элемента И подключены соответственно выход одного из разрядов регистра сдвига и дополнительный вход делителя, управляющий вход которого подключен к третьему входу узла формирования сигналов Сброс, а выход - к первому дополнительному входу блока управления, к второму дополнительному входу которого подключен первый выход триггера, а второй выход триггера соединен с входом первого элемента И, второй вход которого соединен с дополнительным выходом блока опробования и памяти.2. Устройство по п. 1, отличающееся тем, что узел формирования сигналов Сброс состоит из трех выходных формирователей импульсов, двух ключей и триггера, причем выходы триггера подключены к одному из входов двух ключей, другие входы которых 5 объединены и являются входом узла формирования сигналов Сброс, выход первого ключа является одним из выходов Сброс узла формирования сигналов Сброс, а выход второго ключа подключен к одному из входов первого, второго выходных формирователей импульсов и триггера, другой вход которого объединен с управляющим входом первого ключа и входом третьего выходного формирователя импульсов и является вторым входом узла формирования сигналов 15 Сброс, а второй вход первого выходногоформирователя импульсов является третьим входом узла формирования сигналов Сброс. Источники информации, принятые во вни 20 мание при экспертизе: 1. Авторское свидетельство СССРМа 279701, кл. Н 03 К 7/00, 1964. Составитель А. МеньшиковаТехред О, Луговая Корректор М. Демиик Тираж 805 Подписное