Устройство для сопряжения электронной вычислительной машины с объектом контроля

ХАТГ; тт,О П И СИ-.-ИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ п 1 595720 Союз Советских Социалистических Республик(51) М. Кл,з б 06 Г 23) Приоритет43) Опубликовано 28,02.78. Б сударственнми комитет Совета Министров СС ттстснь г,"о 845) Дата опубликования описания 27.0 72) Автор изобретен Б. Г. Сергеев Институт электронных управляющих маши(54) УСТРОЙСТВО ДЛЯ СОПРЯЖЕНИЯ ЭЛЕКТРОННОЙ ВЫЧИСЛИТЕЛЬНОЙ МАШИНЫ С ОБЪЕКТОМ КОНТРОЛЯт 5 нивертом, блок 20 рмацисй с ва являет- выходных ы аппараолее близ ся устрой- входят рея, регистр генератор тор, каца- Зо Изобретение относится к вы шслительной технике и может быть использовано в системах, предназначенных для функционального контроля и диагностики неисправностей различных цифровых объектов в процессе их про изводства и эксплуатации.Известно устройство 11, содержащее блок управления, блок обмена информацией с процессором, регистр - для запоминания логических значений входных сигналов, формирова тели, анализатор, входной коммутатор, содержащий элементы коммутации каналов связи с выходами объекта.Недостатком устройства является снижение точности допускового контроля выходных сиг палов объекта из-за погрешности, вносимой электронными ключами входного коммутатоИзвестное устройство 21, имее сальные каналы связи с объек управления и блок обмена инфо процессором. Недостатком устройст ся отсутствие допускового контроля сигналов объекта и большие затрат туры. Техническим решением наиб ким к данному изобретению являст ство 3. В состав этого устройства гистр данных, регистр управленц результатов, блок синхронизации, базовых сигналов, первый коммута лы связи, каждый из которых содержит триггср данных, триггер управления, формирователь, схему сравнения, коммутирующий элемент, Выход блока синхронизации соединен с первыми входами регистров данных и управления и первого коммутатора, второй вход которого соединен с первым выходом генератора базовых сигналов, второй выход которого сосдпнен с первым входом формирователя, второй вход формирователя соединен с выходом триггера данных, а выход - чсрсз коммутирующий элемент с соответствующим каналом связи устройства с объектом, к которому подключен также первый вход схемы сравнения.Выход триггера управления подключен ко входу коммутирующего элемента, сшпровходы триггеров управления и данных соединены с первым выходом регистра управления, информацпонныс входы триггеров управления и данных и второй вход регистра управления соединены с выходом регистра данных, второй вход которого и вход и выход блока синхронизации соединены со входами и выходами устройства.Недостатком устройства - прототипа являются большие затраты аппаратуры в каналах связи с объектом. Многие объекты контроля имеют значительное число внешних выводов (до 200 - 300), что требует такого жс числак.:нЛои связи с Объскто:устро 1 Стис Сопряжен 51, 11 рп большоь числе кан 2 лОВ указанныйй 1;достаток особенно ощутим и приводГк тому, гго обьсм ашаратуры и устройстиссопряжения с 00 ьсктом ампого прсыыш 1иличину аппарат;1 ых затрат во иссх остальных устройствах систс.;ы контроля, учсСтзу 10 щих в функциональном контроле обьскта, итом числс и В пспОльзуех 10 и и ес сост 2 ВсЗВМ.11 рсдлагасмос устройство сопряжснпя собьсктом в знаштсльной стпснп устраняетданный кдостаток устройства - прото и 1:2.Целью изобретения является 1 прощшшсустройства, 11 оставлснпая цель достигаетсятем, что и,стройство введены дешпсрратор ивторой коммх татор, 2 в каждьш канал элсмс 11 т 11 - 1-1 Е, причсъ Выход псрВОГО комъ 1 утатора соед 1 шен со вторым входом сх.,11сравнения, выход котороп связан с првыяи.,одом элсмшгга 11- - НЕ, второй ы; од которого сосдппсн со вторым выходом регистрахпраилснпя, а выход - с первыхи входамирепстра результата и второго коммутатора,иорые входы которых и первый вход дсшпфратора соединены с выходом блока синхронизации, иторои ыход дшифратора сосдппсп сьыходом регистра дашых, выходы регистрарезультата соедш 1 сны через дешифртор ииторой комх 1 утатор с ьыюдамп устроиства.Даш ая цель достигается таким ностроешсм устройства, при котором сраинсштс входных и иыходных потспцалов 00 ьскта с Гра"1 шцахш ооласгсй 1 и О осуществляет и спомощью одной и той жс схемы сравнения вкаждом канале связи с объектом. Дополштсльнос сокращение аппаратуры обсспсчпьаеСя за счет того, что функции логическогоанализа реакции объекта переданы процсссору, а само х стройство обсспе шиает лишьопределение логических значений сигналоз наканалах и факта отклонения потснциалои наканалах за границы областей 1 и О,:р 11 чс,м определение лопшсских зна:сний иыходН 11 х сигналов объекта и задание ему входныхсш палов организованы как последоватсльнопараллсльныс процедуры,Сущность изобретения поясняется чертежом, на котором представлена срупкцпональая блок-схема устройства.Устройство содержит каналы 1 связи с ооъектом контроля, регистр 2 управления, триггср 3 управления, триггер 4 данных, формроватсль 5, кохмутпрхОщ 11 й элемент 6, схемусравнения 7, элемент И - НЕ 8, блок 9 с 1 хрокпзации, регистр 10 данных, генератор 11базовых спгналоы, коммутатор 12, репстр 13рсз, льтатов, дешифратор 14, коммута Гор5,Входы - ьыходы 16;стройстиа,В состав устройства входит регистр 2управления каналами, и оборудование каналов, которое включает следующие элементы,индивидуальные для каждого канала: триггеруправления 3, которы Служиткания бита данных, определяющего функцшо О 2 л) 2." 30 35 40 -5 50 д 5 60 бб канала и процсссе контроля объекта (1 - ка:1 ал слу 5 кит для воздействия на вход объекта, О - д,1 я опроса состояния выхода объскта); тршчгср данных 4, предназначенный д;я запОЫИИ 1 НН 51 лОГН:1 сскОГО значения сиГнала, прикладывасмого ко входу объекта контроля; форьИроыател 1 5, обеспечивающий подачу на капал потенциала 1 илн О в независимости от состояния триггера данных 4, коммутирующий элемнт б, который служит для отключения выхода формирователя 5 от канала прп состоянии 1 триггера управления 3 (т. с, в том случае, когда канал подкл 1 очен к выходу объекта контроля); схему 7 сравнс ия сигналов на канале с границами областей потенциалов, установленными для лопшсских з:аченпй 1 и О на выходах объекта контроля; элемент И - НЕ, предназпачснньш для передачи выходного сигнала схемы 7 в другис блоки устройства; блок синхропизацш 9, регистр данных 10, включающий счетчик адресов блоков каналов и буферный информационный регистр для передачи данных и блоки каналов; генератор базовых сигналов 11, который задает опорные уровни напряжений формирователям 5, определяющие сигналы 1 и О па входах объекта контроля, и эталонные уровни напряжений схсхам сравнения 7, представляющие собой границы областей потенциалов, воспринимаемых как сигналы 1 и О на выходах объекта; первьш коммутатор 12, с помощь 0 которого обеспечивается подключение ко входам схем сравнения 7 одного плп другого выхода генератора 11; регистр результатов 13, предназначенный для запоминания результатов сравнения, Выполняемого схемами 7; дешифратор 14, который фиксирует отк;1 онение потенциалов на каналах за пределы допустимых для спгналои 1 и О областей; второй коммутатор 15, с помощью которого производится передача в процессор системы контроля либО состояния регистра результатов 13, либо лоичсских значений выходных сигналов объекта контроля, получаемых на иь 1 ходах схем сравнения 7, Для обеспечения связи устройства с процессором системы контроля входы и выходы блока синхронизации 9, входы регистра данных 10, выходы дешифратора 14 и второго коммутатора 15 соединены с внешними входами и выходами 1 б устройства.Связи псрсчислепных выше блоков устройства с. каналами унифицированы и осущестляются с помощью системы шин, Выходы блока синхронизации 9 представляют собой управляющие шины, предназначенные для передачи в блоки каналов сигналов разрешения приема данных. Выходы регистра данных 10 являются адресными шипами, с помощью которых задается адрес участвующего в операции какала, и шинами выдачи данных в каналы, Входы рсгпстра результата 13 являются шинами приема данньх из каналов. Выходы генератора базовых сигналов 11 и первого коммутатора 12 представляют собой шиныопорных потенциалов формпроватслей 6 и схем сравнения 7 всех каналов.В описываемом варианте устройства шины выдачи данны.; и шины приема данных рассчитаны на параллелью ю передачу иформации, имеющей формат, равный одному банту восемь двоичных разрячов) и, таким ооразом, вклочают по восемь отдельных лш;пй. В состав устройства может входить Тг блоков каналов связи, в зависимости от числа виси- них выводов у объекта контроля, 1 ажчый блок обеспечивает 8 каналов связи с объектом.При этом для обмена даннымп с каждых каналом используется одна из шин выдачи, соответствующая этому каналу, и одна из шин приема. Информационньш буфепньш р.- гистр, входящий в состав регистра дднтых 10, и регистр результатов 13 имеот по воссмь р азп ядов.Предлагаемое устпоиство работдст слсдт о. щим образом.Программное управлениестгойством при контроле цифровых объектов осуптсств,чяется со стороны процессора системы контроля. Основными операциями устройства являются:- прием от проттессора данных. опречелятощих флкции каждого канала, запомпнантте этих данных в триггерах управления 3 и соб- СтВЕННО КОММстаПИЯ ТТЕПЕИ В СООтВЕтСтВИИ С этими данными. Этд операция прсдпествуст процесс контрочя объекта тт ИПГчттазпа 1 еид ЛЛя ПО,ЧК,ЧОЧЕНИЯ С ПОМОщЬТО КОХХстПТТОПТИХ элементов 6 выходов формироватсчпй 5 к те каналам, котопые связаны со вхо.чди объекта и их отклточения от тех каналов. котопьтс связаны с выходами объекта;- прием от ппопессопа данных, оппелеляоших логичссктте зндчеттия вхочов объекта в текле тякте Гго контроля, запоминаниГ их в трттггепах 4 и ппттложеиие ко входам объекта чотетиталов, соответствсчОтих здлдн- НЫМ ЛОГИ ТССКИМ ЗиаЧЕНИЯМ ВХОЧОв:- СраВНЕПТС С ТТО.ТОцЬТО СХЕМ 7 ГтГпдЛОВ на выхолах объекта с границамт областеи 1 и О для определения логтческпх значсНИй ВЫХОдНЬТХ СТГНаЛОВ ОбЪЕКта В тЕКТтЕ такте коитполя, пепечдчд логических значений выходов объекта в ппоттессоп, сигнализация процессоп об отклонении потенциалов на выходах объекта за пределы гпаниц областей 1 и О.Для выпочнения лтобой из сказанных операций процессор, через соответствт ютпие входы 16 задает блок синхпонизацти 9 коч операции и момент начала Операции. Адрес участвуючего в операции блока каналов либо задается нд входах устройства, связанных с регистром 1 О. и в начале опепации принимается в счетчик адРеГОв, входящий в этот регистр, либо обпазется пс тем увеличения на единиц состояния счетчика.В операциях, предт сматривающих прис.данных от процессора, эти данные задаются на входах устройства, связанных с тем же р 1 стро;т 1 Д и 1 лр з сптт( иэттотттт сй ТтГтстЭТОГО Р ГистЧД 11 ИтпЫ Т;тЧДсШ ЛапТЫ; ОКД- зываются постппь.11 любому блоку кдидлов.В Опсрдп 1 ях пспсддс,чдпньх в процсссоп 5 ддныс бло;д кд 1 длов, в. б 1 дпного д.чрссот,с СтаТОЯЧСПтЬ с д ддрССТТЬТХ тпица;, ПСПСдаТотСЯ ЧГГ)(З 11 сЬ 1 ПРТГМД чагЦЬХ 1 т ВтОРОй Отттдтоп 1) ттд срязчт 1 Г с процсссоро. вы.Ол,т стройс-вд В лг ГОй мочийикдц 11 10 Этой ОПГПднЧ пГТЧГдсд 1 дПИЬТХ Ид Эт 1 ВЬХОи РогГГгвя "тся с Вь "О лов ИГГист 1 тд Г- чтльтдта 13 тдс Г 1; з кот тдтор 1,э.В ОпсывдГ".Ом гдпттаптсстротствд сопряГния с Объстм онтпо.чя внутрсиий об 1 д МГт ПЛНПТМТТПчрсд ПптТ 1 ИИ 11 Т ВНГПТнпй Обмен (чсп"з входь и вьхо.чы 16) Оссществя тся посчечовдтел 11 О - иараллсчьно.Г.Чиииисй,ЧДТИТх, ИГПЕЧДВДГОй ПаРД,Ч,ЧГЧЬО ЯР Тястся О т 1 ОаИГ20 Пг)т т ьтточГ 1 си От Гпдт 1 йт тс Оторт,т; чдствтчот б,тО 11 чид,чо зд.д 11 птй б,тосслг- тРГГТСЯ С ПООсинО Д РГСД. ,СТДТОВ,ЧГ 1 ТОГО па адпссных п.ах. Этот адпсс анализппуется лсиифоатора 1., вхолящтими и состав регистра э-д упрдВ,Г 1 ТЯВГбчОКОВ КдаЛОВ, ОдиаКОтолько в о;тттом бчокГ. в тот, к котопо о ппотрзгочится обпдпГТИГ, здчдтиомс ачпГГ булст соотвстстрогдтт, такое знд трипс сигнала чГПТ ТТТТПсЧТОПД ПТ Т КОТОПО ТД ГТХОЧЬ РГГПСТ рд 2 Гвяздттт",тГ ГО т: Очд 11 тг,т -гсрор 3 4Об"Гис 11"пдгтся 1"и ,дд ст гтт",Ор, бчокд сттттХПОТТчпи 1 О П 1 а ПХл Ч ч Х о Ч "Г;Ттд 1 Л- - 11 8 ",д 1 чпгссс СТГтч 1 1" "1 эПГтпдО 1 Пс пЬТЧдс Втдко тт Сиссд чрп Сс Гчт Гпч тстстя 7 1 д И 1 ИЗЭ ттт,т ТТПИГТсд чдт"ск Тт пп; ТТС 1 ч редпч,тдтр 3Гпдвттстст с;гд с 7 стттд чот: р кдид,чд;тскт.тити. зтдС 1 е Гтттд то" ттд пттхочГ ттсп вого КОТтптдтор д 12 ОгсТттсстр чястся тспПГ- пттгио т ТГ Гтсттхпотттзттттссстся Гигтд,чди бчо д 9тд чт.,ттьтГ Отзпочтт 111 1 От;д,чОТ ,тогтстб,ттт; рьт. Пдптт тОЧ-тО ОочвстствсчОттттсттт Гиг" 11,ЧГс ч сого б чотч ПчР ";Пргтс 1 сти сГОР с ПГ- т ттстП 9 тч и стчтт тгътгт РООЯ 3 т 4 Рт;бпдт 1 Ого б Оп Тд"д Оп Р "тсой ттч .ттхппдтт "т ств,чя ется ППтлт чдтттчттх тсд П гттстпд О В тппггерЫподр чпттт 1 Я 3 Пгт 1 эчтт. ГГ чп в 1 тОтопыи тпиггпп 3 ппсстчсдстГЯ 1. ТО ко 1 ттпО 1 ТТй Э ЧГ" т 6 стоТТ ЧОСд Гт Т Тд Пд Ч 1 ВТЛХО ЬОг тгтопдт" тя 5 Гсчтт ттпттитттдстся О, то50 Г,т Оч 1 ОПгт ПтпдтГ чя 6 ОКПЗ,ПОЕТСЯ ОтКЛ 1 ОсГптд О г д ттд ч;1., 11 сГОИ О П д тИГТ ят ч я сс ппТГ тз гтргттстгд 10 чогттстГГ(стх, ттдстеттттй Т, ОЧОг Об,с К д ГО,Чя В ТПИгГГПТТ .ТдТТЬХ 4 ГТПтс чтОт Г. 1 т в тгтттггсп 4 ппттмдптся 55 1 Г 1 Оп т тпордте,чг 6 ттсп 1 дст ид т дтдлПотсттТТГ.Ч Т, ОППГЧГч 5 тп 11 тт ОЧсТТХТ 1 ТЗ рТХОдо генердтопд базовых стгна.чов 11. Рс,чи ППИНИМартя О. тО дОП;ТТПОВдтп,ч, О ПЕРЕ- гдет на кд д" гтотстттсид.т О ПОЧ;стд",ый с ,чпчтгого г Очд грнспдтопд 11..ТПРРЛГЧГНсГ ТОГПЧГСКП" ЗНД ТГТТТй ВХО ТИЫХсигналов ОбГтд контпо,чя и Форсиповянис рсзультата сравнения иотеи 1 длов нд кдиа,чах происходит слег Ощих образом. Об.части 65 потенциалов, воспринимаемых как сигна,чы1 ц О ня кяегяля.", зяЯ 10 тся дВумя гр 51 цццамц: Ьгцжнсй грашщгй области 1 и верхнсй границей области 0. Сигнал на кяця,ч( считается 1, сс,ги его потенциал вьпцс ццжпсй граншты 1, и считается 0, сели он пцже верхней границ 0. Гслц потсггццал капала ццжс П 1 жнгй границыц гышс Всрхцсй границы 0, то лог 11 гское зпач(шгс сигнала считается цсопрелелсццым. Границы Оолястсц 1 ц О зя;Лготся схемам с,)явцсцця с выхо;а пгрвого коммутатора 12. Ппи этом ыходцоц сигнал кл)кЛой схемы 7 образуется В соответствии со слслугопгим правилом: сслц потенциал канала вьццс потепццая выхода коммутатора 12, то выхол схсхгьг 7 цхСгт зпачгнггг 1, в противном случае выхол схемы 7 цмсст зцэчснцс О.В 11111 а;тс опгратгпц сравнения гтотецциялов ня кя Валях ОЛОт( синхронизации 9 Оосспс 1 П- влет с ггочощьо котлгтэтора 12 почключгцце ко хо.члч схгм 7 того выхола ггцгпятопя 11, кото)ьтй зл,чает пгг)кц 1010 Грлттцпч Об,члстц 1. Тяк кяк в выбпяпггоч блоке каналов вход, элсмснто И - НЕ 8, связанигг с вьгходом регистра управ,чгцгтя 2, имеют значение 1, выхочньгг сигналы схем 7 этого блока через элементы 8 постх пают (в инвертированном вичг) ца швы пг)иемл лягшых в регистр результатов 13. Выходтой сигнал со схемы 7 постчпает по соотвстстгсгюгцсй эгой схггг шп- НЕ ЦЯ ВХОЛ СООтстГтмготггРГО ОЯЗПЧЧЯ ПРГГТСтря результата 13. Ло Рлгчутоттггчт сцгТлчч бЛОКа СИНХрОНПЗяцнтг 9 ГОРтОяггцс гццц ППГТРХГЛ данных записывается в триггеры разрядов регистпа. Лэлге с полоттгьто коммхтятопя 12 на входы схем спавнетгця 7 подается потгнццал с того выхогя ггтгерлтопа 1. Котопг,тг задаст верхио"0 гт)я.гч обчястгт 0. ГТОсчг этого новьгс зня тснця в.Тхочггьгх сигналов Рхс",1 7, поступягоптгтг ця хо,ттг пггцстпя пгз,чгтл- тОВ 13, ОнрЛТПИВЛЮтСя ОТГГ)СЛПЫМ СгггцаЛОМ блока сицхпоппзятгцтг. Ппц ТРА, гслп па кол 1-1 О П Я э) Я Чя Р 1)ХО Ч Л СООТстгтСТО)1 ст РХР- мы сравнения пост пает гцгцал 1, то этот разряд сбпясьгвается в 0, есч 1 сцгтгяч О, тс: ппгльтч) птгг состояние пазряла сохранягтс 5 т ттеизмРппыхг. В 1)ез).тьтяте, в готтттд Оттгпяцци г-ый разряд регистра 13 оказывается в состоянии 1, если потсгпгиал соответствуощего этом) пазрядх канала выходит за границы областейи 0, и в О, если потенциал находится в области 1 или 0.Ес,чи в операпии требуется х цттьтвать состояние всех каналов, то лешцфрятот) 14 вг,- дает сигнал 1 на соответствугоций выход устройства. связанный с пропессорохг. то тько если хотя бы олин разряд регистра 13 имеет значение 1. Если все рэзрялы имегот значения О, то дешифратор выряоатывагт сигналы О.Если в операции сравнения сигналов ло.чжны участвовать лишь некоторые каналы, то процессор задает устройству байт маски, который пипимается в регистр 10. Каждый паз- РЯД ОЯГйгтгг:,ЯСКП СООТВЕТСТВ) Ст ОПРЕДЕЛТ Цггому кл:Ялу, прцчс)4 (слц состояццс некоторого клтгл,.гэ цс лолжцо учПывап.ся в операции, то соотс"1 ст 10 пгсм схг) рязряле маски укязыл стся О (каца, г ) 11 с(ПТ)1 ется), В протиВном сл;:Яг в этг)гг рязрягс указывается 1. Байт )гяскц по;1 лсгся ця Вхг)льг лсшцфряторя 14 с выхолов регистра 10, ГТрц этом, если хотя бы олцц рязря;1 р(ч истра 13, соответствующий чгз; )глскцрсп;ац;к)чгг кяцллу, цмсст состояние 1, то .хол лгггПгт)рятора 14 цмсст зцачснпг 1, г, противном с,тчас значение этого В;чхола О, Выход лгТцп)раторя 14 через со- О:стетуОпгцй Выхол гр) ппы вхочов и Выхолов 10 устройстя сязлп с процессором. Согтоятгс 1 этогоЫхола рассматривается кяк особый ргз) льтят операции устройства СОпря)к(нц 51 с ООьгт(ТО.,1 кОТтроля и ВызыВягт цгтсрьтваццс ц.гц осгапов прогряххгы проверки оо- сктя.20 Тэк клк ло ц 11)глс вытолгенцт операцииС 1)ЭВТТРЦЦЯ 1.О".Г 1 ЦЛЛОВ ЦЯ КЯ ПОЛЯХ ГЯ ВЫХОДС 1(0)гхгчтлторл 12 полл. П)кгглгтся пот( нццал всрхцгц грлпцш,г облястгг 0, то дчя тех каналов, логцчсстгтг значения (оторых опреде лень, эти знячгея Гв инвертированном виде)прис тств гот пл выхочлх эчгхггггтов И - НЕ 8 и могут быть переданы в процессор (через второй коххг) тятор 15) после операцииср авш.Пця.3 О Прецмчггггствоч пигчлагаемого х строцстваСОППП;Ргг тя Р ОбЧ.ГКтом КоцтрОЛя ПО Сранцсттцто Р лил ч 11 11111 тттг ) Ртротйгтчамг., пг)имсняегг,пгц .Тля ггглгй гГ)чгткггггога,чьного контроля ццфровьх ооъсктов (В го:л числе с описанным З 5 вг,пгтс ппототпом), являстся с гцественнохРнг,пц 1 й Обьгм яппяпатуры.По гранпито с устг)ойством-прототипом вгяц(ло) кяпа, ТР поги,члягхгого "тРОТТствл тгпг:то тг)цггспОВ уаттстьтг 1 стго ло лв 1" .(ВмРсто пя тц), схем сплгггг ггця потеялов то олной(Васс"го лух) ц юРсто схемы цгкчгогцтелт, - ттос И,ТТТЛ Ввгч 1 О,чиц,чвухвхо.чцоц элемент ТТ ТТЕ;-.)то згтл ттглт,то сот(ряпгагт стоимость устройстгя. особгшго при большом чис л, клг лло, пгоб Олцчоч при коптролс больпПнства х з,чав и блоков средств вычислительттогг тгхптткгт и лтомлтцкц. Вмсстс с тем, в составе сцстг 11 контроля хстройство обеспецгвагт впо,чггггттг всех тех )ке функций, ко торыс рса,чцзуОтгя нацболсс совсрцгснцымиизвестньгмп устг) огтствя маналогичного назначенияя.Ф ори) л я изобретения55 Устройство лля сопряжеггия э.чектроннойыгпР.чцтг тьцотг лтпгтгты с обьектом контроля, содержащее регистр данных, регистр результатов, блок сицхпонизацги, генератор базовгтх ггтгтгэлов, первьгй коммутатор. регистр 60 управленггя, каня,тьг связи, каждый из которых соле)ц цт тпцггст -Лцных, тпттггер хправ,ения, формцрозятг:и. схему сравнения и коммутирующий элемент. причем выхол блока синхронизации сослцпен с первыми входа- ":3 гц реп стров лагных управления и первогоехре Заказ 12 д Мв 285 ираж 84 одписн Типография, пр. Сапунов коммутатора, второй вход которого соединен с первым выходом генератора базовых сигналов, второй выход которого соединен с первым входом формирователя, второй вход которого соединен с выходом триггера данных, а выход через коммутирующий элемент с соответствующим каналом связи устройства - с объектом, к которому подключен также первый вход схемы сравнения, выход триггера управления подключен ко входу коммутирующего элемента, синхровходы триггеров управления и данных соединены с первым выходом регистра управления, информационные входы триггеров управления и данных и второй вход регистра управления соединены с выходом регистра данных, второй вход которого и вход и выход блока синхронизации соединены со входами и выходами устройства, отличающееся тем, что, с целью упрощения устройства, в него введены дешифратор и второй коммутатор, а,в каждый канал - элемент И - НЕ, причем выход первого коммутатора соединен со вторым входом схемы сравнения, выход которой связан с первым входом элемента И - НЕ, второй вход которого соединен со вторым выходом регистра управления, а выход - с первыми входами регистра результата и второго коммутатора.вторые входы которых и первый вход дешифратора соединены с выходом блока синхронизации, второй вход дешифратора соединен с 10 выходом регистра данных, выходы регистрарезультата соединены через дешифратор и второй коммутатор с выходами устройства. Источники информации,принятые во внимание при экспертизе1. Лвторское свидетельство СССР Мв 272675,кл. 6 06 Р 15,46,968.2, Патент США Хв 3673397, кл, 235 - 153СШЛ, 1971,20 3. Устройство фх нкциональнои проверки -Электроника, 1972, Мо 21, с, 45 - 54 (прототип),