Цифровой амплитудный дискриминатор

О Л И С А Н И,. , .-,я Союз Советснии Социалистических Республик(61) Дополнительн (22) Заявлено 15,0 дв 21) 193 л 1 К-, 2 м заявкис присоединени (23) Приоритет Государственный комитет Совета Министров СССР по делам изобретений) Авторизобретения Ю, Б, Иванов 1) Заявите ПИфРОВОИ АМПЛИТУДНЫИ ДИСКРИМИНАТОР 5 10авыделения нуляреализовать п ого устроиства ограничива деистви возможностьтуре обработклов,так как д ния в аппараселекции сигнакаждой очеред в испол анных зности межр,лов по величинеми. н выпо ения воз Наиболее близким г ем к предлагаемому явл лигудный дискриминато логично-арифмегическо жащий григгеры, инвер сумматор, один из вхо нен с шиной эталонных хническим ре яется цифров нои операции необходи предыдущей операции на Целью изобретения я устройства, врат резулттатад стройства. гся упрощение по 2 а базе двоичн вля ства, сод менты фИ ого соеди р оры, эл в когор ем, что в дискримираспределигеля сигнаами установки в едится то достига е второи нало ых 5 лов соедине ерез инвертор с шиной селек вхо уемэг зобрегение относится к автоматике вычислительной технике и может быть использовано для селекции сигналов по величине модуля разносги между амплитудами селекгируемого и эталонного сигналов,Известны цифровые амплитудные дискриминаторы, содержащие григгерные регистры, распределители сигналов, инвергоры и элементы фИ" в составе схемы управления и сумматора 13 и 2Эти усгройсгва обеспечивают последов тельное выполнение операций вычитания, восстановления модуля разности, сдвига ирезультата, позволяющихроцедуру селектирования сигнаВИДЕТЕЛ СТВОг -)сигнала, а третий - с прямым выходом пе 1 вого триггераВыход переноса сумматора подключен ко входу установки в нулевое состояние и через инвертор - ко входу установки в единичное состояние первого три гера, счетный вход которого соединен с шиной тактовых сигнало.Дискриминатор содержит также и распр делитель сигналов, первый выход которого соединен со входами первого и второгоэлеменгов "И" другие входы которых подключены к прямому и инверсному выходам пер вого триггера соответственно 31,Однако сложность и невысокое быстро 532858нцчное состояние первого, второго и третьего триггерова третий. выход распределителя через третий и четвертый элементы"И", другие входы которых подключены книне тактовых сигналов, соединен со входами второго ц третьего триггеров, инверсные выходы которых подключены к соответствующцм входам первого и второго элементов "И", выход сумматора - ко входу третьего элемента "И" и через инвертор ко 10входу третьего элемента "И", а выходыпервого ц второго элементов "И" - к выходу дискриминатора,На фиг 1 представлена блок-схема цифрового амплитудного дискриминатора; на Йфиг. 2 - временные диаграммы.Дискриминатор содержит шину 3. селектцруемого сигнала, шину 2 эталонных сигналов, шину 3 тактовых сигналов, одноразрядный сумматор 4, первый триггер 5, рас- фпределитель сигналов 6, второй ц третийтриггеры 7 и 8, инверторы 9-11 и элементы "И" 3.2-15,Шина 1 через цнвертор 9 соединена содним цз входов сумматора 4, шина 2 - с26другим входом сумматора 4, выход 16 сумматора 4 соединен через элемент фИ" 12с установочным входом триггера 7, а такжечерез ццвертор 3.3. и через элемент "И" 13 с установочным входом триггера 8,ЮВыход переноса 17 сумматора 4 соединен со входом установки в нулевое состояние триггера 5 ц через инвертор 10 установки - в единичное состояние этого тРцг 36гера, Прямой выход 1 Я триггера 5 соединен с третьи.,л входом сумматора 4 ц с эле.ментом фИ" 14, инверсный выход 19 триггера 5 - с элементом "И" 15,Шина 3 соединена со счетным входомтрцггера 5 и входом распределителя сигналов 6, а также с элементами "И" 12 и 13,Выход 2 0 распределителя 6 подключен кэлементам "И" 12 ц 3.3, выход 21 - кустаново целым входам триггера 5, 7 ц Я,выход 22 - к элементам "И" 14 и 15 Вьход триггера 7 подключен к элементу "И"14, выход триггера 8 - к элементу "И" 15,Выходы элементов "И" 3.4 и 15 соединеныс выходом 23 дискриминатора, 6 ОНа диаграммах иллюстрируется работадискриминатора для случая подачи на еговходы 1 и 2 семцразрядных операндов сСелекцией модуля разности операндов науровне единицы четвертого разряда, 65На диаграмме А показана последовательность тактовых сигналов, подаваемых нашину 3, на диаграмме Б - последовательность значений разрядов начиная с младшего) кода, соответствующего амплитуде р 1 селектируемого сигнала, подаваемого на шину 1, на диаграмме В - го же самое дляэталонного сигнала, подаваемого на шину.В качестве примера выбраны значения амплитуды селектируемого сигнала 1101011и эталонного сигнала 3.003.100 с модулемразности между ними, равным 0011111.Устройство работает следующим образом.В первом такте работы дискриминатораимпульсом с выхода 21 распределителя 6(диаграмма Д) триггер 5 устанавливаетсяв состояние, при котором на его выходе 18присутствует разрешающий (единичный) ситьнал (диаграмма Ж), а триггеры 7 и 8 - всостояние, при котором с их выходов наэлемент фИ" 14 и 15 подаются запрещакьщие сигналы 1 диаграмма М и О, соответственно),Далее на входы сумматора 4 начинаютпоступать сигналы с шины 1 через инвертор9 (диаграмма Г), с шины 2 (диаграмма В)и с прямого выхода триггера 5 диаграмма Е), Г 1 ри этом в каждом такте на выходе 16 сумматора 4 возникает сигнал, равный значению суммы двоичных сигналов(диаграмма Ж) поданных ца его входы,на выходе 17 - сигнал, равный значениюпереноса в следующий разряд (диаграмма 3)Сигнал с выхода 3 7 сумматора 4 подается на вход установки в нулевое состояние триггера 5 и через инвергор 10 - навход устачовки в единичное состояние этсьго триггера, благодаря чему задним фронтом тактового сигнала значение этого сигнала переписывается в конце каждого тактав триггер 5,Сигнал с выхода 16 сумматора 4 поступает на элемент фИ" 12 и через инвертор11 - на элемент "И" 13, Поскольку в течение первых трех тактов эти вентили закРыты запрещающим сигналом с выхода 20распределителя 6 1 диаграмма К) состояниетриггеров 7 и 8 в этих тактах не изменя-ются независимо от значения сигналов навыходе 16 сумматора 4,В течение 4, 5 6 и 7 тактов на элементы "И" 12 ц 3.3 с выхода 20 распределителя подается разрешающий сигналдиаграмма К,. В этом случае грц наличицхотя бы одного единично.-, о сигнала в пределах этих тактов на выходе 16 сумматсра 4 триггер 7 перебрасывается в состояние, в котором с его выхода на элемент"И" 14 поступает разрешающий сигнал навход элемента "И" 15 (диаграмма О),В восьмом такте с выхода 22 распределителя 6 на элементы 14 ц 15 поступаетразрешающий сигнал (диаграмма П), в результате чего на выход 20 дискриминатора532858 Формула изобретения 5поступает сигнал (диаграмма Р), если присутствуют разрешающие сигналы на прямомвыходе 18 триггера 5 и выходе триггера 7и если присутствуют разрешающие сигналына инверсном выходе триггера 5 и выходетриггера 8,Таким образом, в процессе работы дискриминатора осуществляется выполнение сле-,дующих операций,Преобразование прямого кода, соответст- рвующего амплитуде селектируемого сигналав обратный с помощью инвертора 9,Преобразование обратного кода в дополнительный путем введения в первом тактев сумматор 4 "единица" с помощью соответствующей начальной установки триггера 5.Вычитание величины амплитуды селектируемого сигнала из эталонного путем выполнения операции суммирования прямого 20кода, соответствующего амплитуде эталонного сигнала, с дополнительными, соответствующим амплитуде селектиру емого сигнала, с помощью сумматора 4 и триггера 5в пределах 1 - ; 7 тактов,ИОтсечка младших разрядов разности,формируемой на выходе 16 сумматора 4,с помощью подачи запрещающего сигнала впервых грех тактах с выхода 20 распределителя 6 на входы элементов "И" 12 и 13, ЗАнализ знака разности с помощью триггера 5 по значению переноса в восьмойразряд (если в восьмом такте триггер 5стоит в положении, когда на его прямомвыходе 18 присутствует разрешающий сигнал, разность положительная; если разрешающий сигнал присутствует на инверсномвыходе 19 триггера 5, разность отрицательная).Анализ превышения модуля значения единицы четвертого разряда в случае положительной разности с помощью подачи старших разрядов разности на вход триггера 7(наличие хотя бы одной единицы в старших45разрядах модуля разности, вызывающее переброс триггера 7, указывает на превышение равенства модулем разности значенияединицы четвертого разряда; отсутствие переброса триггера 7 означает, что модульразности меньше единицы четвертого разряда ),Восстановление модуля разности в случае отрицательной разности с помощью инвертора 11 (в этом случае с выхода 16сумматора 4 поступает дополнительный кодмодуля разности).Анализ превышения модулем разностизначения единицы четвертого разряда в случае отрицательной разности с помощью триг гера 8 аналогично тому, как это делается триггером 7 для случая положительной разности,В конечном итоге наличие сигнала на выходе 23 дискриминатора, формируемого в восьмом такте, означает, что селектируемый сигнал отличается ог эталонного по амплитуде на величину, равную или превышающую значение единицы четвертого разряда, В случае, если это отличие меньше единицы четвертого разряда, сигнал в вось- мом такте на выходе 23 дискриминатора отсутствует.Подача тактовых сигналов со входа 3 дискриминатора на элементы "И" 12 и 13 Используется для огсечкп начальной части сигнала на входах триггеров 7 и 8 (диаграммы А и 11) с целью избежания возникновения ложных сигналов на входах этих триггеров вследствие переходных процессов,проходных процессов, происходящих в начале такта,Г 1 редложенньш цифровой амплитудныйдискриминатор позволяет решить задачу селекции сигналов по величине модуля разНости между селектируемым и эталоннымсигналом с минимальны:и затрата. и оборудования, что в свою очередь обеспечиваетсущественное упрощение аппаратуры цифровой телеметрии, где наиболее часто прихсдится решать указанную задачу в процессеуплотнения данных,11 ифровой амплитудный дискриминатор, содержащий триггеры, инверторы, элементы "И", сумматор, один из входов которого соединен с шиной эталонных сигналов, другой- через инвертор с шиной селектируемого сигнала, а третий - с прямым выходом первого триггера, выход переноса сумматора подключен ко входу установки в нулевое состояние и через инвертор - ко входу установки в единичное состояние первого григ- гера, счетный вход которого соединен с шиной тактовых сигналов, и распределитель сигналов, первый выход которого соединен со входами первого и второго элементов "И", другие входы которых подключены к прямому и инверсному выходам первого триггера соответственно, о т л и ч а ю - щ и й с я тем, что, с целью упрощения дискриминатора, второй выход распределителя сигналов соединен со входами установки в единичное состояние первого второго и третьего триггеров, а третин выход распределителя через третий и четвертый элементы И", другие входы когорь.х подк:почены к нине гакговь;х сигналов, соединенсо входами второго и третьего триггеров, инверсные выходь: которых подклвчэны к соотвегствукич 1 м входам псрвого и второго элементов "И", выход сум:1 агэра - кэ входуП Чтрегьег элемента И и через ииверторП Р/ко входу четвертого элемента И, а выл т,и ходы первого и второго элементов И - к выходу дискриминатора Источники информациипринятые во вни.мание при экспертизе:1, Чу Я, Организация ЭВМ и микропрограммирование, Нью-Джерси, 1 972,стр. 246-252.2, Папернов А. А. Логические основыУВТ, М"Советское радио", 1972 гсгр, 187-293,3, Патент США Л 381 1 03 9, класс235-165 ог 14,02,74 г,23и ж 3 ж Со-" в те.1 т Юактор Л. Народная екред И. Кован р И. Гоксин КорИИП иного комитет л изобретений сква К, Р атент"д 1:.одж с.;Й: .осударстве ЭО,. Мо Подписноеа Совета Министров ССи открытийаушская наб д, 4/5 Ужгород, ул. Проектная