Блок регулируемого запаздывания

Союз Советских Социалистических Республик(32) ПриоритетОпубликовано 25.07,74. Бюллетень27Дата опубликования описания ОЗ.О 1.75 б 061 3 1) М. Государственный комит Совета Министров ССС па делам изобретений и открытий53) УДК 681,34(088 72) Авторыизобретени71) Заявитель В, М, Сидор ев осибирский электротехнический инстит) БЛОК РЕГУЛИРУЕМОГО ЗАПАЗДЪВАНИ я - раоширениеакже снижение тзапоминающиху генератору так Изобретение относится к автоматике и вычислительной технике и может найти применение для моделирования,регулируемого запаздывания в аналоговых и аналого-цифровых вычислительных машинах и системах автоматического управления.Известен блок, регулируемого запаздывания (БРЗ), выполненный из магнитных аналоговых элементов памяти, распределителей записи и считывания, дискретизатора, управляемого генератора тактовых импульсов и выходного преобразователя. Время запаздывания регулируется в небольшом выбранном вручную диапазоне управляющим напряжением, подаваемым на вход генератора тактовых импульсов; при этом период следования тактовых импулысов изменяется пропорционально амплитуде управляющего нап 1 ряжения. Диапазон изменения времени запаздывания устанавливается переключателем и кнопкой начальной установки, с помощью которых изменяется дерут относительно друга положение возбужденных выходов распределителей записи и считывания.В известном БРЗ время запаздывания регулируется в небольшом выбранном вручную диапазоне. Расширение диапазона регулируемого запаздывания только за счет увеличения девиациями частоты следования тактовых импульсов невозможно, поскольку при этом сужается полоса пропускания устроиства, либо повьошаются требова 1 ния к быстродействию элементов памяти.Цель изобретени диапазона5 регулирования, а т ребованийк быстродействию элементов и к управляемом товых импульсов,Это достигается тем, что в БРЗ введены по следовательно соединенные реверсивный счетчик, цифро-аналоговый,преобразователь, сумматор, выход которого соединен с входами компараторов разных уровней и входом управляемого делителя, выход которого соеди нен через управляемый генератор тактовыхимпулысов с одними входами схем И, соединенных с входами распределителей записи и считывания непосредственно, а с другими ее входами - через линию задержки и триг гер, входы которых соединены соответственнос выходами компараторов и входами реверсив,ного счетчика, выходы которого подключены также к другим входам управляемого делителя; при этом другой вход сумматора соеди нен с источником управляющего сигнала.На фиг, 1 показана функциональная схемапредлагаемого устройспва; на фиг .2 - временная диаграмма его работы.Источник 1 входного сигнала соединен с ЗО дискретизатором 2, выход которого соединен10 15 20 25 30 при этом 35 40 45 50 55 60 65 с одним из входов всех блоков 3 записи запоминающих трансформаторов 4. Другие входы блоков 3 зациси соединены с соответствующими выходными шинами распределителя 5 записи, входные шины блоков 6 считывания запоминающих трансформаторов 4 соединены с соответствующими выходными шинами распределителя 7 считывания, а их выходы объединены и соединены со входом выходного преобразователя 8.Источник 9 управляющего сигнала соединен с одним из входов сумматора 10, выход которого соединен с входами компараторов уровня на положительную 11 и отрицательную 12 полярность и через цифровой управляемый делитель 13 соединен со входом управляемого генератора тактовых импульсов (ГТИ) 14, Управляющий вход цифрового управляемого делителя 13 присоединен к выходу реверсивного счетчика 15, соединенному с цифро-аналоговым преобразователем 16, выход которого присоедиен к другому входу сумматора 10. При этом выход управляемого ГТИ 14 соединен через схему И 17 с,распределителем 5 записи и дискретизатором 2 и через линиго 18 задержки - с единичным входом триггера 19 управления, выход которого присоединен к другому входу схемы И 17, а,нулевой вход - к выходу компаратора 12 уровня на отрицательную полярность, соединенного также с вычитающим входом реверсивного счетчика 15. Кроме того, выход управляемого ГТИ 14 через схему И 20 соединен с распределителем 7 считывания и через линию 21 задержки - с единичным входом триггера 22 управления, выход которого соединен с другим входом схемы И 20, а нулевой вход триггера 22 управления - с выходом компаратора 11 уровня на положительную полярность, соединенного также с накапливающим входом, реверсивного счетчика 25.В процессе работы БРЗ входной сигнал У(1) поступает на вход дискретизатора 2, который синхронно с импульсами управляемого ГТИ 14, проходящими через схему И 17, подключает входной сигнал У(Ц к блокам 3 записи на время записи информации тав запоминающий трансформатор 4. Очередность подключения записываемого сигнала к запоминающим трансформаторам задается, распределителем 5 записи, а период дискретизации Т - ГТИ 14, который одновременно задает частоту считывания дискретных значений Р(Ц через схему И 20 на,распределитель 7 считывания.В свою очередь, очередность считывания 1(1,) задается распределителями 7 считывания, выходные импульсы которых возбуждают блоки 6 считывания соответствующих запоминающих трансформаторов 4; при этом импульсная последовательность Р(1; - т) поступает по общей для всех блоков считывания шине на выходной преобразователь 8, который сглаживает импульсную последовательность, восстанавливая непрерывную форму 4сигнала 1 Г(1 - с), где т - время запаздывания,Время запаздывания при этом определяетсявзаимным положением возбужденных шинраспределителей записи 5 и считывания 7, атакже периодом следования тактовых импульсов управляемого ГТИ 14;= Т(п+ 1),где и - число элементов памяти, находящихся между элементами, возбужденными распределителями зациси 5 и считывания 7.Регулировка запаздывания т осуществляется автоматически как изменением величины п, так и периода Т, причем п определяется как целое отсу(г)где Е/(1) - управг 1 гмакс ляющий сигнал, аЬУ - Р)максмакс -ггмакс + 1 Переход от и,К(п;+1) осуществляется в момент равенства времени запаздывания, получаемого за счет девиации периода от начального значения Тю на величину ДТи за счет изменения и; на единицу, т. е.с = (пг+ 1) (Тю + дТи): (пг + 2) Та э либо (и, + 2) (Т, - ЬТ) = (и, + 1) Т,; ДТ=и;+1Таким образом, переход от одного дискретного значения т;=(и;+1) Т, к другому т,+г=(и +2) Тю осуществляется плавной девиацией периода следования импульсов, но величина ДТ, при которой осуществляется переход, является, функцией от значения и;. Последнее осуществляется следующим образом.Допустим, что в начальный момент времени управляющий сигнал У равен нулю (см. фиг, 2); при этом реверсивный счетчик 15 находится в нулевом состоянии, и на выходе цифро-аналогового преобразователя 16 - нуль, коэффициент передачи цифрового управляемого делителя 13 - единица, возбужденные шины распределителей записи 5 и считывания 7 воздействуют на блоки запиои 3 и считывания 6 соседних запоминающих трансформаторов 4, и;=О, и в блоке регулируемого запаздывания время запаздывания минимально (тмм -- Тю). Управляющий сигнал (/ проходит через сумматор 10 и цифровой управляемый делитель 13 на вход управляемого ГТИ 14, изменяя его частоту, С увеличеннем управляющего напряжения сг период следования импульсов ГТИ 14 увеличивается так, что Т= =Тю+дТ, причем дт=КУ(1), где 5 - постоянный коэффициент, равныйгмакс.при этом время запаздывания увеличивается; т= Тю+ДТ,5Как только У(1) достигает величины ЛУанс, срабатывает компаратор 11; при этом его выходной импульс переводит триггер 22 управления в нулевое состояние, и очередной импульс с генератора 14 проходит на распределитель 5 записи и дискретизатор 2, но не проходит на распределитель 7 считывания, поскольку на другом входе схемы И 2 О - нулевой потенциал триггера 22. Этот же тактовый импульс возвращает триггер 22 в единичное состояние через время, определяемое линией 21 задержки (время задержки превышает длительность импульса ГТИ 14 но меньше его минимального периода). Одновременно выходной импульс компаратора 11 поступает на суммирующий вход реверсивното счетчика 15; при этом на выходе цифро-аналогового преобразователя 16 ,появляется напряжение ( Ьмакс) на выходе сумматора 10, напряжение возвращается к нулю, и управляемый ГТИ 14 начинает вырабатывать импульсы с периодом То; кроме того, коэффициент передачи цифрового управляемого делителя 13 становится равным 1/2. Результатом выше описанной процедуры является то, что время запаздывания становится равным т=То(п+ +1) =2 То, т. е. меняется взаимное положение возбужденных шин разделителей записи 5 и считывания 7 (а;=1) а период следования импульсов управляемого ГТИ 14 возвращается к величине То.При дальнейшем увеличениями управляющего сигнала У(1) на выходе сумматора 1 О вырабатывается напряжениеЬУ: У (1) ПрЬУмакс -Ьмакс(поскольку и = 1), которое проходит черезцифровой управляемый делитель 13, и на еговыходе формируется напряжениеЬУ - 1 ЬК где т =1и,+1коэффициент передачи делителя 13; при этом период следования импульсов ГТИ 14 выражается какТ у, + К У (1) - ПЬУмаксл;+1В момент когда У(Ц достигает значения 2 АУманснова срабатывает компаратор 11, процесс повторяется, и новая величина т=ЗТО. При дальнейшем увеличении У(1) процесс увеличения времени запаздывания происходит аналогичным образом в соответствии с вышеприведенными выражениями, причем приращения периода АТ уменьшаются.При уменьшении управляющего сигнала У(Ц напряжение на выходе сумматора 10 меняет знак и период следования импульсов управляемого ГТИ 14 начинает умепытаться, Как только величина ЛУ достигает - ЛУмк срабатывает компаратор 12 на отрицательную полярность, выходной импульс которого через триггер 19 управления и схему И 17 запрещает,прохождение очередного тактового им 1злгку 40 45 50 55 60 65 5 1 О 15 го 25 зо 6пульса ГТИ 14 на распределитель 5 записи, уменьшая тем самым расстояние между возбужденными шинами распределителя записи 5 и считывания 7. Одновременно выходной импульс компаратора 12 поступает на вычитающий вход реверсивного счетчика 15, уменьшая тем самым величину выходного сигнала цифро-аналогового преобразователя 16 на величину ЛСманс и увеличивая коэффициент пе. редачи цифровото управляемого делителя 13. При этом конкретная величина периода, при котором происходит срабатывание компаратора 12 на отрицательную полярность, определяется прежней формулой.Можно показать, что в момент перехода от и; к (п; - 1) запаздывание выражается как т= Тси;.В предлагаемом БРЗ к управляемому ГТИ 14 не предъявляется высоких треоований в смысле кратности изменения периода следования импульсов. Максимальная величина пе,риода Тманс=2 Тс, а минимальная Тмнн=Тс 2, так что " = 4. При этом диапазонтмакстмннизменения времени запаздывания определяетсякак = (М - 1), где Л 7 - количество"мчнзапоминающих трансформаторов. Кроме того, быстродействие запоминающих трансформаторов может быть невысоким и определяется, как где- верхняя частота входного сигнала;а - число отсчетов, требуемых для восстановления гармонического сигнала преобразо. вателем 8.В то время, как для известного БРЗ для того, чтобы обеспечить те же характеристики, что и у предлагаемого БРЗ, требуется, чтобы кратность изменения периода следования импульсов управляемото ГТИ 14та" = У - 1,аман что трудно обеспечить простыми средствами при У порядка десятков - сотен, кроме того, время записи информации в запоминающие трансформаторы тан при этом же диапазоне регулирования в прототипе определяется как 31что резко повыша.(Ю - 1)ет требования к быстродействию аналотовых элементов памяти,Таким образом, введение специального устройства управления в магнитное устройство регулируемого запаздывания позволяет снизить требования к быстродействию аналоговых элементов памяти и к кратности изменения периода следования импульсов управляемого генератора при всех прочих равных ус. ловиях.Предмет изобретения Блок регулируемого запаздывания, содержащий запоминающие трансформаторы, подключенные через блоки считывания к распределителю считывания и выходному преобразователю, а через блоки записи - к,распределителю записи и дискретизатору с источником входното сигнала на входе, а также управляемый генератор тактовых импульсов, триггеры, линии задержки и схемы И, о тл и ч а ющи й с я тем, что, с целью расширения диапазона, регулирования, в него введены компараторы разных уровней, управляемый делитель и последовательно соединенные реверсивный счетчик, цифра-аналоговый преобразователь,сумматор, выход которого соединен с входами компараторов,разных уровней и входом управляемого делителя, выход которого соеди нен через управляемый генератор тактовых 5 импульсов с одними входами схем И, выходами соединенных с входами распределителей записи и считывания непосредственно, а с другими входами схем И - через соответствующие линию задержки и триггер, входы 10 которых соединены соответственно с выходамикомпараторов и входами реверсивното счетчика, выходы которото подключены также к другим входам управляемого делителя, при этом другой вход сумматора соединен с источ ником управляющего сигнала.Составитель И. Шелипова Батыгин Техред В. РыбаковаРедакт каз 3504/16ЦНИИПИ ипография, пр. Сапунова, 2 Изд,82 осударственного по делам изо Москва, Ж, Тираж 624 Совета Минист открытий наб., д, 4/5митета тений угиска орректор Н. Аук Подписное СССР