Устройство частотной автоподстройки

Союз Советских Социалистических РеспубликЗависимое от авт. свидетельстваЗаявлено 03.1 Х.1970 ( 1476693/26-9 Ч, Кл. Н ОЗЬ 3/О исоединением заявкиПриорит Комитет по делам изобретений и открытий при Совете слинистрое СССРУДК 621.316.726(088,8 публиковано 14,М.1972. Бюллетеньликования описания 21 Х 111.1972 Дат Авторизобретения ислюк аявитель УСТРОЙСТВО ЧАСТОТНОЙ АВТОПОДСТРОЙКИ На чертежема устройств Устройствофильтрации 2 Известны устройства частотной автоподстройки, содержащие смеситель, блок фильтрации сигнала с выхода смесителя, частотный дискриминатор, низкочастотный фильтр и перестраиваемый генератор,Цель изобретения - ускорение подстройки частоты. Достигается она тем, что блок фильтрации предлагаемого устройства выполнен из тг параллельно включенных фильтров с разными полосами пропускания, настроенных на одну частоту, которые подключены к частотному дискриминатору через первый электронный переключатель ца тг положений и ко входу установки направления переключения блока коммутации режихта через и линеек обнаружителя сигнала и второй электронный переключатель па гг положений, а входы управления электронных переключателей подсоединены к выходам блока коммутации режима, вход смены состояния которого связан с выходом формирователя конца цикла сравнения частотного дискриътинатора. Выходы состояний старших разрядов реверсивного счетчика интегратора подсоединены через дешифратор ко входу установки коэффициента дсления младших разрядов. риведена функциональная схесодержит смеситель 1, блок лектропцый переключатель д,частотный дискриминатор 4, интегратор 5, управляемый делитель б, блок обнаружениясигнала 7, блок коммутации режима 8,На смесптсль 1 по входу 9 поступает изБ радиоканала сигнал с нестабильной частотой.На другой его вход через вспомогательныйсмеситель 10 и умцожитель частоты 11 попадает сигнал с выхода управляемого делителя6. На вход 12 смесителя 10 поступает сигнал10 стаоильной частоты 1 слг, переносящий частоту сигнала (с выхода делителя б) в сторонувысоких частот,Сигнал разностнои частоты с выхода смесителя 1 проходит на блок фильтрации 2, со 15 стоящий из тг параллельно включенных фильтров 1 т с одной и той же средней частотой ли с полосами пропускания Лт:Ятт, гдеЛ - диапазон изменения частоты входногосигнала. Выходы всех гг фильтров блока20 фильтрации 2 подсоединены к частотному дискриминатору 4 через электронный переключатель т. В каждый момент сигнал ца вход частотного дискриминатора подается с одногоиз гг фильтров, В течение цикла сравнения в25 частотном дискриминаторе 4 частота сигналаца выходе смесителя 1 сравнивается с частотой эталонного сигнала, поступающего в устройство по цепи 14. Число, пропорциональноеизмеренной разности частот, поступает с ча 30 стотного дискриминатора 4 по цепи 15 на интегратор 5. Число, находящееся в интеграторе б, определяет коэффициент деления управляемого делителя б частоты опорного сигнала, подаваемого на вход 1 б устройства.Для формирования сигналов, подключаю. щих ко входу частотного дискриминатора выход того или иного фильтра блока фильтрации, служат последовательно подключенные к блоку фильтрации 2 блок обпарркения сигнала 7, второй электронный переключатель 3 и блок коммутации режима 8.Блок обнарукения сигнала 7 состоит из и линеек, каждая из которых содержит ампли-. тудный детектор 17, фильтр нижних частот 18 и пороговый элемент 19, причем 1-тая линейка блока обнаружения сигнала 7 подключена к выходу 1-того фильтра блока фильтрации 2. Полоса пропускапня О фильтра ник 1порядка -Тгде Тц --- время цикла сравнения частоти 10 15 20 в частотном дискриминаторе 4, Т - время подстройки частоты, Оба электронных переключателя 3 работают синфазно: если к частотному дискриминатору подключен 1-тый фильтр блока фильтрации 2, то ко входу 20 установки направления переключения блока коммутации режима 8 подключен выход 1-той линейки блока обнаружения сигнала 7. Вход 21 смены состояния блока коммутации рекима 8 связан с выходом конца цикла сравнения частотного дискриминатора 4. Если при работе с 1-тым фильтром в конце цикла сравнения на выходе 1-той линейки блока обнаружения сигнала 7 оказывается уровень 1, блок коммутации режима 8 переходит в следующее 1+1-е состояние, когда, управляя электронными переключателями 3, выходной сигнал с блока коммутации по цепи 22 под. ключает к частотному дискриминатору 1+1-й фильтр блока фильтрации 2 и 1+1-ю линейку - ко входу 20 установки направления переключения (при 1=п состояние блока фильтрации 2 остается неизменным). Если же на выходе 1-той линейки оказывается уровень О, блок коммутации режима 8 переходит в 1 - 1-е состояние, когда подключаются 1 - 1-й фильтр и 1 - 1-я линейка (при 1=1 состояние блока коммутации остается неизменпым).Сигналы с фильтров блока фильтрации проходят на частотный дискриминатор через п триггеров Шмитта 23, что обеспечивает возможность построения электронных переключателей 3 на цифровых элементах.Электронные переключатели 3 состоят из и ячеек совпадения И 24, на входы управления которых поступают сигналы с п выходов 22 блока коммутации режима 8 и ячейки объединения ИЛИ 25, Блок коммутации режима 8 может быть выполнен на базе ре. версивного счетчика 2 б на и состояний, При этом вход установки направления переключением блока коммутации режима 8 является входом установки направления счета ревер 25 30 35 40 45 50 55 60 65 сивого счетчика 2 б, Уровень О на входе 20 является сигналом вычитания уровень 1 - сигналом сложения, Импульс с выхода конца цикла сравнения частотного дискриминатора 4 (цепь 21) поступает через ячейку И 27 на счетный вход реверсивного счетчика 2 б. Цепи 22 управления электронными переключателями 3 являются выходами дешифратора 28, связанного с разрядами реверсивного счетчика 2 б. Если счетчик находится в 1-том состоянии, то дешифратор 28 вырабатывает уровень 1 на своем 1-том выходе.При отсутствии полезного сигнала на входе устройства (цепь 9) реверсивный счетчик 2 б находится в состоянии 1. При этом к частотному дискриминатору 4 оказываются подключенным выход первого фильтра блока фильтрации 2 с наибольшей полосой Ль а ко входу 20 блока коммутации режима 8 - выход первой линейки блока обнаружения сигнала 7, на выходе которой, как и на выходах всех остальных линеек, постоянно присутствует уровень О.При появлении на входе 9 полезного сигнала на выходе первой линейки блока обнаружения сигнала 7 с некоторой задержкой1т = - ( Твырабатывается уровень 1.йТогда очередной импульс в цепи 21 переводит реверсивный счетчик 2 б во второе состояние. При этом в конце цикла сравнения частота на выходе управляемого делителя б изменяется на такую величину, что сигпал на выходе смесителя 1 попадает в полосу пропускания второго фильтра блока фильтрации 2 с полосои Л(ЛАналогичным образом реверсивный счетчик 2 б переходит в состояния третье, четвертое и т. д. до п-ного. При прекращении сигнала на входе 9 реверсивный счетчик 2 б последовательно возвращается из п-ного состояния в первое. Для предотвращения зацикливания ревсрсивного счетчика служит концевой фиксатор 29, состоящий из ячеек И 30, 31, ячейки ИЛИ 32 и инверторов 33 и 34. Выход первого состояния дешифратора 28 подсоединен к ячейке И 30, а выход п-ного состояния - к ячейке И 31, Когда реверсивный счетчик находится в первом (п-ном) состоянии, концевой фиксатор 29 запрещает проход импульсов цепи 21 на счетный вход реверсивного счетчика 2 б при наличии сигнала вычитания (сложения) на входе 20.Частотный дискриминатор 4 выполнен на базе измерительного счетчика Зб и эталонного счетчика Зб. Импульсы на счетный вход счетчика 35 подаются с выхода электронного переключателя 3 через ячейку И 37, Емкость счетчика Зб Лц=,Тц, Сравнение частот начинается с момента открытия ячейки И 37 потенциалом триггера 38, Первый импульс с выхода ячейки И 37 поступает через ячейку И 39 на триггер 40, который открывает ячейку И 41, пропускающую на вход эталонного счетчика 3 б импульсы эталонной частоты а) -- ." +1, где б - разрешающаяТ оспособность частотного дискриминатора, т, е. минимальное отличие частоты сигнала ца выходе смесителя 1 от величины п, которое может быть замерено. Емкость эталонного счетчика Уа=Та. Если частота повторения импульсов, поступающих на измерительный счетчик, и)к, он переполнится раньше эталонного. Импульс переполнения с выхода измерительного счетчика 35 поступает на сброс триггера 38, в результате чего ячейка И 37 блокируется, а счетчик 35 остается в нулевом состоянии до начала следующего цикла сравнения. Кроме того, уровень 1 проходит с триггера 38 на сумматор 42 по модул,о два. В момент переполнения эталонного счетчика 3 б на его выходе вырабатывается импульс сброса триггера 40, в результате чсго ячейка И 41 блокируется, а счетчик 3 б остается в нулевом состоянии до следующего цикла сравнения, При сбросе триггера 40 с пего начинает подаваться уровень 1 ца сумматор 42. Таким образом, на выходе сумматора формируется модуль сигнала ошибки в виде длительности потенциала уровня единицаГ 1 1Л= Лг --- ) . Если же и(и, счетчики1; Л)35 и 3 б работают аналогичным образом, но сначала переполняется счетчик 3 б, а потом счетчики 35, В первом случае во время формирования модуля сигнала ошибки с триггера 38 снимается уровень 0, а во втором - уровень 1, которые поступают на выход 43 знака ошибки (О - отрицательный знак (к и 1 положительный знак к)и). Сигнал с сумматора 42 проходит через ячейку И 44 в цепь 15, Импульс конца цикла сравнения формируется на выходе выделигеля заднего фронта 45 из сигнала с сумматора 42. Импульс начала следующего цикла сравнения вырабатывается также из сигнала с сумматора 42 с помощью выделителя заднего фронта 4 б, Однако входной сигнал ца выделитель поступает через элемент задержки 47, обеспечивающий выдачу импульса с выхода выделителя на установку триггера 38 несколько позже момента изменения состояния электронных переключателей 3.Так как в начале цикла сравнения устанавливается триггер 38, а потом, уже с задерж 1 1КОЙ ТЗ(тамакс= - + - , трИГГЕр 40, ТО В ЭТОЛ Уэвремя на выходе сумматора 42 образуегся ложный сигнал единиц длительностью т:, Для блокировки этого сигнала служит ячейка И 44, Сигнал, задержанный в элементе задеркки 48 на время т 2)тгмакс, проходит на ячсйку И 49 (предварительно пройдя через ицвертор 50), на выходе которой формируется потенциал уровня 1 длительностью т Этот потенциал, инвертированный в инверторе 51,запрещает прохождение черсз ячейку И 44 ложного сигнала. Кроме того, выход ячеики И 49 подсоединен ко входу управления ячейки И 39, что обеспечивает прохождение 5 ца триггер 40 только одного или двух первыхимпульсов в начале цикла сравцеция.В качестве управляемого делителя используется счетчик 52 с двумя узлами установки ячеек И 53 и 54 в исходное состояние, Свы хода триггера 55, ца счетный вход которогоподаются импульсы переполнения со счетчика 52, снимаются импульсы с регулируемым периодом Т=Т 1+Тэ, где Т,= - неизмепя 115максемая величина, Умакс=" - см - макГсимальное значение частоты на выходе 5 б упРаВЛЯЕМОГО ДЕЛИТЕЛЯ б, а макс - МаКСИМаЛЬ- цое значение частоты полезного сигнала, поступающего на вход 9 устройства; Г - коэффициент умножения частоты умцожителя 11.Когда триггер 55 находится в состоянии1, разрешается запись импульсом перепол пения через ячеику И 54 в счетчик 52 такоего начального состояния, что следующий им пульс переполнения появится через Л"=ТА тактов опорной частоты с, поступающей нг, 30вход 1 б. При этом триггер 55 сбрасывается и разрешается запись через ячейку И 53 в счетчик 52 числа М (в дополнительном коде), находящегося в старших разрядах 57 реверсивного счетчика интегратора 5. Через М так/М35 тов при этом Т,= - ) импульс со счетчикаУо52 вновь устанавливает триггер 55 в исходное состояние.Величина 1 с выбирается из условия обеспе чения заданной аппаратурцой ошибки в значения частоты, вырабатываемой на выходе УПРаВЛЯЕМОГО ДЕЛИТЕЛЯ С ) маи макс, а 45 максимальное значение Ммакс =, где.ГсХ.Л 1 ини ми и Упармии =- см, Ь как - мцнимадьцОеГзначение частоты полезного сигнала, поступающего по цепи 9 на вход устройства. Так как всегда М(У, то подбором величины с можно получить значение У=2, где 5 - целое число, равное числу разрядов счетчика 52, Тогда ячейка И 54 оказывается излишней. Сигнал на выходе управляемого делителя формируется с помощью триггера 58, на счетный вход которого через ячейку ИЛИ 59 проходят импульсы с выделителя заднего фронта б 0, подключепцого и выходу триггера 60 ГГ Ж55, и с дешифратора б 1 -го состояния счст 2чика 52. При этом на выходе 5 б выдается несимметричный сигнал частоты Р=1 65 Т, + Т, 342275Интегратор 5 содержит реверсивный счегчик, включающий в себя младшие разряды реверсивного счетчика 62 и старшие разряды реверсивного счетчика 57. 1-1 а счетный вход реверсивного счетчика поступают импульсы частоты со входа 63 устройства через ячейку И 64, управляемую потенциалом цепи 15 (выход модуля ошибки частотного дискриминатора), Вход установки направления счета реверсивного счетчика связан с выходом 48 знака ошибки частотного дискриминатора. Для того, чтобы при отличии частоты сигнала на выходе смесителя 1 от промежуточной частоты Лр= - частота на выходе управляемого делителя в результате цикла сравнеЛгр ния изменилась иа величину ЛР=, необг ходимо коэффициент деления младших раз. рядов реверсивного счетчика 62 устанавливать равнымУОфагУст/ М1 - (У +Л)Для устранения зависимости 5 от Лр слеЛ 1 адует устанавливать - д (гъ где г 1 - допустимамое отклонение от линейности изменения частоты сигнала на выходе управляемого делителя в зависимости от расстройки частоты на выходе смесителя 1.Для установки значения 5 в зависимости от величины М с заданной дискретностью, определяемой величиной г 1, служит дешифратор 65 т состояний старших разрядов реверсивного счетчика 57. В качестве 1-того состояния может быть выбрана группа чисел М, лежащих в пределах от 2" (/ - 1) до 2", где д устанавливается таким, чтобы общее число групп было не меньше т; т выходов дешифратора 65 подсоединены к т ячейкам И бб, другие входы которых связаны с т выходами дешифратора 67 состояний младших разрядов реверсивного счетчика 62. Номера этих состояний определяются по приведенной зависимости 5 от М. Когда младшие разряды реверсивного счетчика 62 оказываются в таком состоянин, что уровень 1 поступает на ту ячейку И 66, па которую он подается с дешифратора 65, то импульс частоты ст пропускается через ячейку И 68, открываемую сиг налом с ячейки ИЛИ 69, на установку внуль младших разрядов реверсивного счетчика 62.Для блокировки возможных ложных зацикливаний старших разрядов счетчика 62 10 выходы дешифратора 65, соответствующиенулевому сОстОянию и сОстОянию Ммакс, а также сигнал знака ошибки подсоединены к концевому риксатору 70, выполненному точно так же, как концевой фиксатор 29 блока 15 коммутации 8. Предмет изобретенияУстройство частотной автоподстройки, со держащее кольцо регулирования из последовательно соединенных смесителя, блока фильтрации, цифрового частотного дискриминатора, включающего в себя измерительный и эталонный счетчики и формирователь конца 25 цикла сравнения, интегратора на реверсивном счетчике, управляемого делителя частоты эталонного сигнала, блок коммутации режима и блок обнаружения сигнала, отличающееся тем, что, с целью ускорения подстройки 30 частоты, блок фильтрации выполнен из и параллельно включенных фильтров с разными полосами пропускания, настроенных на одну частоту, которые подключены к частотному дискриминатору через первый электронный 35 переключатель на и положениЙ и ко входу установки направления переключения блока коммутации режима через и линеек обнару- жителя сигнала и второй электронный переключатель на и положений, а входы управле ния переключателей подсоединены к выходамблока коммутации режима, вход смены состояния которого связан с выходом формирователя конца цикла сравнения частотного дискриминатора, при этом выходы состояний 45 старших разрядов ревсрсивного счетчика интегратора подсоединены через дешифратор ко входу установки коэффициента деления младших разрядов.графия, пп Сапунов Заказ 2408/12 Изд.1004 Тираж 406ЦНИИПИ Комитета по делам изобретений и открытий при СоветеМосква, Ж, Раушская наб., д. 4/5 Подписное ипистров СССР