Устройство для деления двоичных чисел

-А-жн.;и,ОП ИИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ 330451 Союз Советских Социалистических Республикисимое от авт, свидетельства-Ч.1968 (Эй 1231217/18-2 1. Кл. 6 061 7/3 аявлен нением заявкиисо Комитет по дела риоритет -публиковано 24 11.1972, Бюллетеньата опубликования описания 24.1 Ъ.1972 зобретений и открытий и Совете Министр СССР. Н. Лаут, А. В. Аваев,. А Головина аявител УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ ЫХ ЧИСЕЛ хдах, хх,учетом действиучен анализирупредложеннойы схемы с комб4 разряда.анализа знака я, в мый сх ин для по30 коды н чезобретение относится к ельной технике и может при построении цифровых Предлагаемое ицифровой вычислитбыть использовановычислительных машин.Известны устройства для деления двоичных чисел, содержащие сумматор, регистр делителя, буферный регистр и схемы анализ знака.В известном устройстве схема комбина. ционного сумматора для четырех разрядов с одним уровнем логики сложна и технически трудно выполнима, В таком комбинационном сумматоре много логических схем И - ИЛИ с большим количеством входов, следствием чего является возрастание на элементы.Цель изобретения - создание устройства деления двоичных чисел, в котором знак оче редного остатка определяется путем анализа трех старших разрядов очередного остатка, включая первый знаковый, приведение переноса производится только в знаковом разрч- хх де и анализируется код в где х - О или 1, с результате которого пол остаток, причем скорост мы равна скорости рабо ционным сумматором наПри построении схем редного остатка по трем старшим разрядамэтого остатка исходили из следующих соображений: если к однорядному виду приводитьтолько знаковые разряды и анализировать5код вида хх, ххпереносыхх сумма,то для такого кода; во-первых, после прпбавления положительного нормализованногоделителя к очередному сдвинутому остатку10 (вычитания отрицательного нормализованного делителя из очередного остатка) второйзнак остатка всегда 1; во-вторых, послевычитания положительного нормализованногоделителя из очередного сдвинутого остатка15 (прибавления отрицательного делителя кочередному остатку) второй знак всегда совпадает с первым.В справедливости этого нетрудно убедиться, если перебрать комбинации кодов, даю 20 щие после приведения в 4-х старших разрядах коды:х х11,00 х 11,01 х, 11 , 10,11 х,00 00 0125 (т, е. коды 11,00; 11,01; 11,00 н т. д.) дляотрицательного остатка и коды:х х х х0,00 х, 00,01 х; 00,10 х,; 00,11 хложительного остатка, сдвинуть этиа один разряд влево, прибавить к позо 35 Положительный лелитель Отрицательный лелитель 1аАО аЯоаэих ом у а ОЭ 5 е Д о аю е ".1 саОЪ к 3 о ад ох ох Н аоложительному остатку код 11,0 х, к отрицательному код 00,1 х и в результате знаковые разряды привести к однорядному виду.На основании вышесказанного можно утхх верждать, что если для кюда хх, хх в первом знаковом разряде нуль, то последующее действие совпадает с предыдущим, Действительно, если предыдущим действием было прибавление положительного нормализованного делителя, то, поскольку в этом случае второй знак остатка всегда 1, в знаковых разрядах будет код 10,00, т. е., полученный остаток отрицателен, и следующим действием должно быть снова прибавление положительного делителя. Если предыдущим действием было вычитание положительного делителя, то, поскольку в этом случае второй знак всег. да совпадает с первым, в знаковых разрядах будет код 00,т. е. полученный остаток положителен и следующим действием будет опять вычитание положительного нормализованного делителя (для отрицательного делителя действия обратны вышеописанным).Кроме того, если первый знак 1, то второй знак обязательно будет 1, т. к. код О 1 в знаковых разрядах получиться не может.Таким образом, отпадает необходимость выработки второго знака остатка, что дает возможность упростить схему приведения переносов старших разрядов остатка и схему анализа знака остатка, если при определении следующего действия учитывать, результатом какого действия является анализируемый остаток. Таким образом, схема анализа вырабатывает сигналы, определяющие следующее действие по условиям, приведенным в таблице. Нужно выделить в отдел у уппу все комбинации кодов, дающие в результате приведения переносов код 1,11 (т. е,10 01 11 001 1,01; 1,10; 1,00; 1,11 Д5 10 15 20 25 40 45 50 55 60 65 В этих случаях знак остатка неизвестен н производится только сдвиг очередного остатка влево на один разряд.На фиг. 1 приведена блок-схема предложенного устройства.Код делимого к началу операции находится в параллельном сумматоре 1 без цепей сквозного переноса. Делитель засылается на регистр 2 делителя, где хранится в течение всей операции деления. Регистр 3 - буфер. ный регистр, на который подается либо прямой, либо дополнительньш код делителя для сложения его с кодом делимого или очередного остатка.Характером передачи кода делителя с регистра 2 на регистр д управляют элемент ы 4, 5, включающие либо схемы И б для передачи делителя прямым кодом, либо схемь И 7 для передачи делителя дополнительным кодом. На фиг, 1 условно показаны схемы передачи для одного разряда, причем каждый разряд регистра 2 может иметь па. рафазные выходы (либо в схемах имеются дополнительные инверторы) . Схемы 8 анализа знака определяют срабатывание либо элемента 4, либо 5. На входы схем 8 подаются сигналы с выходом двух старших разрядов мантиссы с сумматора 1, сигналы с выходов знакового разряда регистра 2 делителя и сигнал с полусумматора 9, вырабатывающего сумму переноса и сигнал поразрядной суммы для первого знакового разряда. Схемы 8 работают по вышеописанному алгоритму, для запоминания предыдущего действия на их входы подаются сигналы с элементов 4, 5.Для формирования составляющих частного служат регистры 10, 11, на входы младших разрядов которых подаются сигналы свыходов элементов 4, 5.После получения двухрядного очередногоостатка в сумматоре 1 в схемах 8 и 9 вырабатываются сигналы, определяющие характер передачи, за это время в сумматоре 1производится сдвиг очередного остатка наодин разряд влево,По сигналам с элементов 4, 5 производится передача кода делителя на регистр д,причем возможны три случая: передача прямым кодом, передача дополнительным кодоми отсутствие передачи, когда знак остатканеизвестен.После появления на регистре 8 кода делителя производится сложение этого кода скодом очередного остатка, в результате чегополучается новый очередной остаток. Таковэлементарный цикл работы устройства. После получения нового остатка цикл повторяется. Для формирования частного сигналс выхода элемента 4 поступает на вход младшего разряда регистра 10, а сигнал с выходаэлемента 5 - на вход младшего разряда регистра 11, после чего производятся сдвигикода в регистрах 10 и 11 на один разряд вле 330451во, синхронно со сдвигом очередного остатка в сумматоре 1. В конце операции после получения заданного количества цифр частного код с регистров 10 и 11 передается в сумматор 1, где для вычисления истинного значе ция частного производится сложение кода, содержащегося в регистре 10, с дополнительным кодом составляющей частного в регистре 11.1 ОПроцесс определения знака очередногс остатка, а следовательно, и выполнение операции деления можно существенно ускорить, если суммирование кода старших разрядов очередного остатка с кодом старших разрядов делителя производить с опережением по отношению к суммированию полноразрядны; кодов. Для этого следует ввести дополнительные суммирующие схемы для трек старшцк разрядов очередного осгатка, включая двч старших разряда мантиссы и первый знаковый разряд. Зти схемы должны управлятьсч сигналами, определяющими характер передачи кода с регистра делителя в буферный регистр, и в зависимости от этих сигналов25 производить либо сложение двукрядного кода очередного остатка (в трек старших разрядах) с кодом трех старших разрядов делителя, либо вычитание кода трек старших разрядов делителя из очередного остатк;, либо сдвиг кода трех старших разрядов ос татка влево на один разряд, давая на выкохх дах во всех трех случаях код вида к, хх.Применение опережаюцего суммирования трех старших разрядов очередного остатка з устройстве деления, выполненном на элементах с двухфазцьв тактированием, дает возможность за каждый период тактирующего сигнала вырабатывать новый очередной остаток. Таким образом, в таком устройстве количество тактов (такт - период тактирующего сигнала), необходимое для получения частного, равно количеству разрядов част ного.На фиг. 2 приведена функциональная сксма предложенного устройства.Для получения очереднык остатков используется параллельный сумматор 1 без цепей сквозного переноса. Сумматор имеет две пары регистров - регистры 12, 13 поразря- ных сумм и регистры 14, 15 поразрядных пе. реносов. Код с выходов каждого разряд регистров 14, 15 подается на треквходовые сумматоры. На фиг, 2 условно показан пол Б 5 цый сумматор 16 для одного разряда, На третьи входы сумматоров подается код делителя с буферного регистра 3, ца который выдается прямой или обратный код делителя регистра 2 делителя через логические схемы 60 типа И - ИЛИ, управляемые сигналами характер передачи с управляющих элементов 17, На фиг. 2 условно показана группа логических схем 18 для одного разряда. Двухрядный код с выходов сумматоров 1 б подается на регистры 12, 13, выходы которых связаны со входами логическик схем 11 (19, 20 на фиг. 2), передающих код на регистры 14, 15 со сдвигом на один разряд влево.Код старшик разрядов с регистров 12, 13 с учетом последующего сдвига его ца один разряд влево подается на входы суммирующих скем 21 сумматора 1, кроме того, на другие входы этик скем заведены выходы трек старших разрядов регистра 2 делителя ц сигналы карактер передачи с элементов 17.Выходы схем 21 связаны со вкодамц регистров 22, 23, Код с выходов регистров 22,.23 поступает на входы скем анализа 8, с выкода которык сигнал карактер передачи подается на вкоды управляющих элементов 17, Для запоминания предыдущего действия слъжит эее 24, выходы кото 1 эого связаны со вкодами скем 8. Выкоды регистров 22, 23 связаны со входамц комбинационного сумматора 25 для двух разрядов, с выходов которого выдается одцорядный код на ре истр 2 С.Регистр 2 б является вспомогательным, его выходы связаны со входами схем 21, что дает возможность упростить логику схем 21.Хранением кода в регистрак, сдвигами и работой суммирующик схем управляют два периодическик сигнала со скважцостью 2 (С, и С, на фиг. 2), один из которы.; управляет хранением кода в одной паре регистров сумматора и работой логических схем, подключеццык ко входам каждого разряда этой пары регистров, а другой - хранением кода в другой наре регистров ц работой логиче. скик скем на ик выкодак.На фиг. 2 не показаны скемы И, через которые осушествляется обратная связь, не сбходимая для хранения кода в каждом раз ряде регистра половину периода тактирус щего сигнала. Но надо иметь в виду, что ко входам каждого разряда регистров, например, 14, 15 подключены через логические ске. мы 1 ЛЛИ еще скемы И, ца один цз вкодов которык подан вы код соответстьующего разряда регистра 14 илц 15 и все этп схемы управляются сигналом С. Лцалогшгно хранением кода в регистрах 12, 13 управляет сигнал С., хранением в репстре 3 - сигнал С,ит.д.Очередной -и остаток полтакта хранится в регистрак 14, 15 и в это время производится его суммирование в сумматорах 1 б с прямым цли дополнительным кодом делителя, хранящегося полтакта в буферном регистре 3. Следующие полтакта код нового (+1) -го очередного остатка кранцтся в регцстрак 12, 13 и работают схемы 19, 20, осуществляющие сдвиг этого (+1)-го очередного остатка ца один разряд влево.Таким образом, через такт на регистрах 14, 15 появляется сдвинутый влево ца один разряд (+ 1) -й очередной остаток. Чтооы к этому моменту на буферном регистре появился нужный код делителя (прямой цли дополнительный), сигнал характер передачи, определяющий действие с (г + 1) -м очередным остатком, должен появиться на полтакта раньше, т, е. одновременно с появлением на регистрах 12, 13 еще не сдвинутого влево (г + 1)-го очередного остатка. Поскольку знак остатка (сигнал характер передачи) определяется путем анализа неполностью приведенного кода старших разрядов остатка, то этот код вырабатывается на полтакта раньше, чем в регистрах 12, И, т. е. схема 21 производит суммирование и неполное приведение кода трех старших разрядов на полтакта раньше, чем сумматоры 1 б. Для этого код г-го очередного остатка берется с регистров 12, 3 с учетом последующего сдвига его влево, т. е. для вычисления поразрядной суммы в и-м разряде (г+ 1)-го очередного остатка нужно сложить (или вычесть) сумму и перенос в (и - 1) -м разряде г-го очередного остатка с цифрой в и-м разряде делителя, Для вычисления переноса в и-й разряд (г + 1)-го очередного остатка нужно сложить (или вычесть) сумму и перенос в (и - 2)-м разряде г-го остатка с цифрой в (и - 1)-м разряде делителя. Поэтому на входы схем 21 подается код с разрядов регистров 12, 13, а также код с разрядов регистра делителя и сигналы характер передачи, в зависимости от которых в схемах 21 производится либо сложение кодов старших разрядов г-го очередного остатка с кодом старших разрядов делителя, либо вычитание кода старших разрядов делителя из кода старших разрядов г-го очередного остатка, либо сдвиг г-го очередного остатка на один разряд влево,Схемы 21 вырабатывают приведенный код в первом знаковом разряде (г+1) -го очереднсго остатка, код поразрядных сумм в и-ом и (и - 1) -м разрядах и код поразрядных переносов в и-й и (и - 1) -й разряды (г + 1) -го очередного остатка (регистры 22, 23) через полтакта после появления кода г-го очередного остатка на регистрах 12, 13. Коды с регистров 22, 23 поступают на входы анализирующих схем б, которые выдают сигналы характер передачи на управляющие элементы 4 одновременно с появлением на регист рах 12, И полноразрядного кода (г+ 1)-гоочередного остатка, что дает возможность к моменту появления на регистрах 14, 15 сдвинутого (г + 1)-го очередного остатка передать прямой или дополнительный код дели теля на регистр 3, после чего цикл повторяется, вырабатывается (г + 2)-й очередной остаток и т. д.Предмет изобретенияУстройство для деления двоичных чиселбез восстановления остатка, состоящее из параллельного сумматора без цепей сквозного переноса, регистра делителя, буферного 20 регистра, включенного между сумматором ирегистром делителя, схемы анализа знака очередного остатка, подсоединенной к сумматору, и регистров для формирования частного, от,гичающееся тем, что, с целью повышения 25 быстродействия, сокращения оборудованияи упрощения устройства, оно содержит одноразрядные полные сумматоры, выходы которых подключены ко входам первого регистра запоминания поразрядных сумм и поразрядЗ 0 ных переносов, выходы первого регистра запоминания поразрядных сумм и поразрядных переносов соединены со входами сдвигающего регистра, выходы которого подключены ко входам второго регистра запоминания пораз 35 рядных сумм и переносов, а выходы второгорегистра запоминания поразрядных сумм и переносов подсоединены ко входам полных сумматоров, выходы старших разрядов первого регистра запоминания поразрядных сумм и 40 переносов соединены с первыми входами суммирующих схем, вторые входы которых подключены к выходам старших разрядов делителя, а выходы суммирующих схем подсоединены ко входу схемы анализа знака остатка.Заказ 99/568ЦНИИПИ Комитет и откшская ип, Харьк, фил. пред. Патен Д ЪИзд.272елам изобретенийосква, Ж, Рау Тираж 448 Подписное тий при Совете Министров СССР б., д. 4/5