Устройство для контроля микропроцессора

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИРЕСПУБЛИК ЕТЕНИЯ ммГгЖ м,м микропроцессо ным типам, 2 ил Ю М ОО мь свя ку вы- нении о связейв кажм",ур м:бмайФ;Мфдэмт, 1 -:ФФФ Фдф;;П м:;1 Г.-мГОС 1 ДАРСТВЕЙНЫИ КОМИТЕТПО РЗОБРЕТЕНИЯМ И ОТКРЯТЖМОПИСАНИЕ ИЗОБРКАЬ 0 РРКбЪУ СВЛДЙТЕЛмЬСтНУ"(56) Авторское свидетельство СССРМ 1287161, кл, О 06 Г 11/00, 1987.е г"Авторскмоем свидетель"ство"СССР " й. 1213480, кл,С 06 Р 11/00, 1986.(54) УСТРОЙСТВО ДЛЯ КОНТРОЛЯ МИКРОПРОЦЕССОРА(57) Изобретение относится к цифровой вычИблЙгельной технике и может быть испольма;а т, м+,;:,м м,мГмм .м,Изомбретение отйосйтся к цифровой вычислймтЬьйой тмехйймке й"может быть испол ьб Оо"Целью изобретения является снижение ап 1 тгаратурньГх заТрат," ". -Сущностьизобретения состоит в сниженийаййаратурйыхзагрмамт за"сче Гисйользо-" вМФий я" йнфо рм" а ци и о"нео бх од и мо сти формимровация в каждом машинном цикле Микройрвцессора"Ыгмйало всийхфонФза ции СУЙС, а также сигналов приема ОВМ или вьда 4 й 6 В ТГйнформмации (за исключениемкЪмЖЯ Н 1;Т и ОАО).Анализрежймов функционирования мййрвЯЬфце"сСора" К 580 ИК 80 А показал, что каждый машинный цикл каждой йз команд ммйТ 3 огГроцессора (за исключением" команд НЕЙ и ОАОГсойровождается выдачей" сйгйалоов Уйраелеййя БУЙ С,а та кжеО ВЙ или ЭIЮТЕ (4), Следовательно, отсутствие этих сигйаловмсвйдЕтел-ьЪФут=о неп раЬЬьйом фуйкционйровайимймммйкройроцемссора, В ко- Вцф ц"- м ;. ;: +, , -, ,."Г"+.Ф :Ф":Фф":1%":Г мм"Фцг Й В;щ.=.р" -2зоваймо"прми йостроейии "м икропмроцес"сорных"систем имикроЭВМ с контролем. Целью изобретения является сокращение аппаратурных затрат, Цель достигается путем введения в устройство триггеров, элемента НЕ и элемента ИЛИ. Сущность изобретения состоит в использованиидля организации контроля сведений о закономерности йоявлмейия кмонтролйрмуеммых "уй- равляющих сигналов в машинных циклахра","отйосм"ящихся"к различ.Г Чмь. ": В.ВГГммМФк:;мандахНЬТ и ОАО эти сйгналы выдаются только в машйнном циклеМ 1, поэтому при вы йол ненйи"этихф кома йй вйдачу "с и гйала ошибки необходимо блокировать.Сущность изобретения реализуется путем введения следующей совокуймности от- личительных признаков (новых элементов и связей), определяющих соответствие заяв ляеммогоустройствма крйтерйю "новизна",Введейие второго триггера и его связейиозволяет управлятьработой дешифратора комаЬд"в момЪйтЪйборки кода комайд (во время выполнения машинного цикла М 1).Введенйе третьего трйггера и его связей позволяет фиксировать отсутствие сигналов ОВй и ИЙТЕ в каждом машинно цикле каждой команды микройроцессора. Введение четвертого триггера и зей позволяет осуществлять блокйро дачи сигнала ошибки при "выпол команд Н 1 Т или ОАО," Введейие йятого триггера и ег позволяет фиксировать отсутствие10 15 дом машинном цикле сигнала ЯУСС микропроцессора и формировать сигнал ошибки,Введение элемента не позволяет получить неинвертированное (единичное) значение управляющего сигнала ИЯТЕ микропроцессора,Введение пятого элемента ИЛИ позволяет формировать сигнал ошибки как при отсутствии сигнала БУМС, так и сигналов ОВ 1 М или ЯКТЕ в каждом машинном цикле каждой команды микропроцессора (за исключением команд К 1 Т и ОАО),Введение связей,соответствующих второму и четвертому элементам ИЛИ, позволяет осуществлять начальную установку счетчика и четвертого триггера соответственно по сигналу с входа устройства,Введение связей, соответствующих третьему элементу ИЛИ, позволяет формировать сигнал установки третьего триггера в ноль, запрещая тем самым выдачу сигнала ошибки при выполнении команд Н Т и ОАО, а также при наличии сигналов ОВМ и ЛЯТЕ.Введение указанной совокупности признаков обеспечивает достижение цепи изобретения - снижение аппаратурных затрат при контроле управляющих сигналов микропроцессоров.Предлагаемое техническое решение соответствует критерию "существенные отличия", поскольку в известных устройствах 1-3) вследствие отсутствия указанной совокупности конструктивных признаков не достигалось свойство снижения аппаратурных затрат при контроле управляющих сигналов микропроцессора за счет проверки наличия в каждом машинном цикле каждой команды (за исключением команд Н 1 Т и ОАО) сигналов управления ЯУСС, ОВ 1 К и ЯКТЕ.Положительный эффект, который может быть получен при использовании предлагаемого устройства, состоит в снижении затрат на производство и эксплуатацию за счет уменьшения по сравнению с прототипом сложности устройства контроля при той же совокупности управляющих сигналов, подвергающих контролю.На фиг. 1 представлена функциональная схема устройства для контроля управляющих сигналов управления микропроцессора; на фиг. 2 - временные диаграммы работы устройства,Устройство для контроля управляющих сигналов микропроцессора (фиг. 1) содержит четвертый 1, второй 2, пятый 3, третий 4, первый 4 триггеры, счетчик 6, первый 7 и второй 8 элементы И, элемент ИЛИ-НЕ 9, элемент НЕ 10, четвертый 11, пятый 12, вто 20 25 30 35 40 45 50 55 рой 13, первый 14, третий 15 элементы ИЛИ, дешифратор команд 16. На фиг. 1 обозначен также контролируемый микропроцессор 17 На фиг. 1 цифрами 18-22 обозначены соответственно второй И/А 1 Т, третий К ОА, четвертый ОВ 1 М, пятый ЮВТЕ, первый ЯУСС выходы микропроцессора, 23 - шина данных микропроцессора, 23,1, 23.2 - выходы разрядов ОО и О 5 шины данных 23 микропроцессора; 24 - прямой выход второго триггера; 25, 26 - соответственно первый и второй выходы дешифратора команд 16; 27 - выход ошибки устройства; 28, 29, 30 - соответственно первый, второй и третий входы устройства.Рассмотрим работу предлагаемого устройства,Перед началом работы на вход 30 устройства подается сигнал высокого уровня длительности не менее трех периодов тактовой частоты микропроцессора 17, которым микропроцессор устанавливается в исходное состояние. Этим же сигналом в исходное нулевое состояние устанавливаются триггеры 1,3,4, счетчик 6. После этого в микропроцессоре начинается такт Т 1 машинного цикла выборки команды М 1 (см. фиг. 2), На входы 28 и 29 устройства поступают неперекрывающиеся последователь- . ности тактовых импульсов первой Ф 1 и второй Ф 2 фазы соответственно.Каждый машинный цикл сопровождается выдачей с выхода 22 микропроцессора сигнала синхронизации ЯУСС в такте Т 1. При этом на шину данных 32 выдается слово состояния микропроцессора, При появлении на входах элемента И 7 сигнала БУМС высокого уровня и разрядов О 5 = 1 и ОО = 0 слова состояния, выставленного на шине данных, элемент И 7 открывается и триггер 2 по заднему фронту импульса Ф 1, поступившему на его синхровход, переходит в единичное состояние, разрешая тем самым дешифратору команд 16 работу (см, фиг. 2), Код команды поступает по шине данных в дешифратор команд, где по синхроимпульсу Ф 1 (со входа 28 устройства) происходит дешифрация кода команды и в случае появления кода команды ОАО или Н 1 Т на выходах соответственно 25 или 26 дешифратора появится единичный сигнал.Выявление команд Н 1 Т и ОАО необходимо, так как только при выполнении этих команд для микропроцессора К 580 ИК 80 в машинных циклах отсутствуют сигналы ОВ 1 й и ОЯ 1 ТЕ; Поэтому, чтобы при выполнении этих команд устройство контроля не формировало ложного сигнала ошибки, необходимо заблокировать выдачу этого сиг5 10 15 20253035 40 45 налОм, поступающим наего вход установкив ноль через элемент ИЛИ 13, При отсутствии сигнала в любом машинном цикле, что соответствует неправильной работе микро 50 процессора, счетчик переполняется и на его выходе появляется единичный сигнал, который переводит триггер 3 в единичное состояние. На прямом выходе триггера 3 появляется единичный сигнал, который через элемент ИЛИ 12 выдается на выход 27 устройства как сигнал ошибки. Для исключения ложного сигнала ошибки вследствие переполнения счетчика, что возможно в режимах "Ожидание" и "Захват" (в этих режинала на время выполнения этих команд, Это . происходит следующим образом. При появлении кодов команд ОАО или Н Т триггер 1 едйййчйым"Сйгналомс выходов 25 или 26 . дешифратора команд 16 устанавливается в , едиййчйое"состояййе и сйгналом со своего . прямого выхода через элемент ИЛИ 15 блокирует"трйггер 4, удерживая его в нулевом состоя"ниидбприхода слЕдующей команды, При йриходе следующей команды триггер 1 устанавливается-внулевое состояние сигналом-, йостугйющим Йа еговход установим в "0" с выхода элемента И 7. Если текущая комайда"на ОАО и не Н.Т, то сигналом СУЙС с выхода 22 микропроцессора по задйему фройту-импульса фазы Ф 2 с входа 29 устройства триггер 4 переходит в единичное состояние иединичньм сигналом со своего прямого вьхбда готовит триггер 5 к переходу в единичйое состояние. Этот переходпроизойдет в начале следующего машинного цикЛа вслучае, если триггер 4 не будет установлен в ноль сигналами ОВ 1 Й с выхода 20 микропроцессора или ИВТЕ с выхода 21 микропроцессора. При наличии одного изэтих сигналов, что соответствует правильной работе микропроцессора, триггер 4 устанавливается в нулевое состояние до прихода следующего сигнала ЯУСС, а триггер 5 остается в нулевом состоянии, Если жепри выполнении команды (кроме Н 1 Т и ОАО) в машинном цикле не оказалось ни сигнала ОВ 1 М, ни сигнала ЛЯТЕ, то следующим импульсом ЯУСС с выхода 22 микропроцессорат"риггер 5 переводится в единичное сбстояние и на выход 27 устройства черезэлемент ИЛИ 12 выдается сигнал ошибки.В такте Т 1 машинного цикла М 1 начинает работать счетчик 6 с коэффициентом пересчета 4, Он считает поступающие на его счетный вход через элемент И 8 тактовые импульсы фазы Ф 1 с входа 28 устройства, При появлений сигнала ЯУСС на выходе 22 микропроцессора счетчик 6 устанавливается в нулевое Состоянйе этйм единичным сиГ мах до их окончания сигнал БУМС не выдается, а выдача тактовых импульсов Ф 1 и Ф 2 продолжается (4), счетный вход счетчика 6 блокируется нулевым сигналом элемента И 8, который, в свою очередь, заперт нулевымсигНалом свыхода элемента ИЛИ-НЕ 9. Нулевой сигнал на выходе элемента ИЛИНЕ 9 появляется только при наличии на его входах единичных сигналов В/А Т (что соответствует режиму "Ожидание" ) или Н 1 ОА (что соответствует переходу к режиму "Захват" ). Таким образом, можно считать, что сигналы управления ЮА 1 Т с выхода 18 микропроцессора и Н 1 ОА с выхода 19 микропроцессора косвенно контролируются, а при их отсутствии в нужный момент будет также сформирован сигнал ошибки.Формула изобретения Устройство для контроля микропроцессора, содержащее первый и второй элементы И, счетчик, дешифратор команд, четыре элемента ИЛИ, элемент ИЛИ-НЕ, первый триггер, причем вход устройства для подключения к выходу синхронизации контролируемого микропроцессора соединен с первым входом первого элемента И, первый и второй выходы дешифратора команд соединенысоответственно с первым и вторым входами первого элемента ИЛИ, входы устройства для подключения к выходам ожидания и захвата контролируемого микропроцессора соединен соответственно с первым и вторым входами элемента ИЛИНЕ, первый тактовый входустройства соединен с первым входом второго элемента И, выход которого соединен со счетным входом счетчика, о тл и ч а ю щ е е с я тем, что, с целью уменьшеййя аппаратурных затрат, устройство содержит второй, третий, четвертый и пятый триггеры, элемент НЕ, пятый элемент ИЛИ, причем пятый и нулевой разряды информационного входа для подключения к шине данных контролируемого микропроцессора соединены соответственно с вторым и третьим инверсными входами первого"элемента И, выход которого соединен с информационным входом второго триггера, первый тактовый вход устройствасоединен с синхровходом дешифратора команд и с синхровходом второго триггера, прямой выход которого соединен с входом разрешения дешифратора команд, инфор- мационный вход устройства для подсоединения к шине данных микропроцессора соединен с группой информационных входов дешифратора команд, выход элемента ИЛИ-НЕ соединен с вторым входом второго элемента И, вход устройства для подключения к выходу синхронизации контролируемого микропроцессора соединен с входомустановки в "1" третьего триггера, входом синхронизации первого триггера, с первым входом второго элемента ИЛИ, выход которого соединен с входом установки в "0" счетчика, выход первого элемента ИЛИ соединен с входом установки в "1" четвертого триггера, прямой выхОд которого соединен с первым входом третьего элемента ИЛИ, вход устройства для подключения к выходу приема информации контролируемого микропроцессора соединен с вторым входом третьего элемента ИЛИ, вход устройства для подключения к выдаче информации выходу контролируемого микропроцессора соединен через элемент НЕ с третьим входом третьего элемента ИЛИ, выход счетчика подключен к входу установки в "1" пятого триггера, выход первого элемента И соединен с первым входом четвертого элемента ИЛИ, выход которого соединен с входом установки в "0" четвертого триггера, второй тактовый вход устройства соединен с входами синхронизации третьего и пятого триггеров, вход начальной установки уст ройства соединен с вторым входом четвертого элемента ИЛИ, с вторым входом второго элемента ИЛИ, с входом установки в "0" пятого триггера и четвертым входом третьего элемента ИЛИ, выход 10 которого соединен с входом установки в-0" третьего триггера, прямой выход которого соединен с информационным входом первого триггера, прямой выход которого соединен с первым входом пятого элемента 15 ИЛИ, прямой выход пятого триггера соединен с вторым входом пятого элемента. ИЛИ, выход которого является выходомошибки устройства, К-входы третьего и пятого триггеров подключены к шине нулево го потенциала устройства.при ГКНТ ельскйй комбинат "Патент", г. Ужгород. ул. Гагарина, 10 Производствен Заказ 3386 ВНИИПИ Государств 1