Устройство для выборки блоков памяти

(57) Изобретение отной технике, в частравл ения памятиспользовано при и ЛЯ ВЫБОРКИ БЛОКО вычислительройствам упожет быть запоминаюия - повыше- а. Устройство носится к ости к ус ью, и м остроени изобрете устройств щих устроиств. Цел ние быстродействи ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМПРИ ГКНТ СССР ПИСАНИЕ ИЗОБ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(56) Авторское свидетельМ 1401465, кл. 0 06 Е 12Авторское свидетельМ. 1481777, кл, 6 06 Р 12 содержит группы входов 1 признаков занятости блоков памяти устройства и элементов И 2, блок 3 памяти переадресации, дешифратор 4, приоритетный шифратор 5, группу элементов 6 эквивалентности, регистр 7, выходы 8 управления выборкой памяти устройства, входы 9 логического адреса и входы 10 разрешения записи устройства, синхровход 11, входы 12 начальной установки, вход 13 задания режима обмена и выход 14 для индицирования полной занятости блока памяти. Поставленная цель достигается введением новых элементов и связей. В устройстве устанавливается соответствие между логическими адресами задействованных блоков и физическими адресами включенных и незанятых блоков памяти, осуществляется обмен с задействованными блоками и обеспечивается оперативная реконфигурация блоков памяти как оператором, так и процессором. 2 ил,Изобретение относится к вычислитель- ния конфигурации и синхровходу устроистной технике, в частности к устройствам уп- ва, К-й вход признака занятости блоков паравления памятью, и может быть мятиустройстваподключенкпервомувходу использовано при построении запоминаю- К-го элемента И, введены приоритетный щих устройств. шифратор, группа элементов эквивалентноИзвестно устройство управления па сти и регистр, причем К-й выходдешифратомять ю котороесодержиттрирегистра,при- ра подключен к первому входу К-го чем один из них - сдвиговый, три счетчика, элемента эквивалентности, выход ко орт ого б памяти элементы И и ИЛИ, четыре подключен к входу К-го разряда регистра, триггера, мультиплексор и формирователь выход которого подключен к второ у ду импульсов, Триггеры задают режим работы 10 К-го элемента И и второму входу К-го элеустроиства, два счет ква четчика через мультиплек- мента эквивалентности, выход К-го разряда сор осуществляют адресацию блока памяти, элемента И подключен к входу К-го разряда а выход признака переполнения третьего шифратора, первый выход которого подсчетчика является выходом признака ошиб- ключен к информационному входу блока паки устройства. 15 мяти, а второй - к выходу индикацииНаличие в устройстве нескольких одно- занятости всех блоков памяти устройства, временно переключающихся счетчиков и входы начальной установки, задания режи- регистров снижает его помехозащищен- ма обмена с памятью и синхровход устройства подключены соответственно к входам ность.Наиболее близким к предлагаемому яв начальной установки, разрешения зап иси и ляется устройство, которое содержит груп- синхровходу регистра,пу элементов, два д иИ, ва дешифратора, три Новая совокупность известных элеменблока памяти адресов, счетчик стека, эле- тов позволяет в процессе загрузки блоков менты И - НЕ и ИЛИ. В первом блоке памяти памяти, оперативно изменяя их конфигурафиксируются нормализованные в порядке 25 цию и обеспечивая одноконтактное управих возрастания физические адреса вклю- ление, исключить операцию опроса ценных блоков памяти, во втором -устанав- задействованных блоков после каждой из лива ется соответствие между физическими реконфигурации и ускорить возбуждение и логическими адресами, в третьем - фикси- адресуемых блоков, ускорив адресацию как руется занятость блоков внешними обраще минимум вдвое.ниями, Первой из заявок с определенным На фиг, 1 представлена функциональа есом предоставляется первый из вклю- ная схема устройства, на фиг. 2 - временные адресом иченныхи незанятых заявками с иным адре- диаграммы его рабоб ты.сом блоков, По сигналу заема переноса Устройство содержит группу из М вхостека индицируется занятость заявками 35 дов 1 признаков занятости блоков памяти всех включенных блоков, устройства, группу из М элементов И 2, блокБыстродействие устройства ограничи памяти переадресации, дешифратор 4, вается необходимостью производить по- приоритетный шифратор 5, группу из М элеследовательнодовательное выявление и ментов 6 эквивалентности, регистр 7, выхопереадресацию всех включенных занятых 40 ды 8 управления выборкой памяти блоков памяти при каждом изменении их устройства, вход 9 логического адреса устф, К оме этого быстродейст- ройства, вход 10 разрешения записи уст 2 вие устройства снижается из-за его двухтак- ройства, синхровход 11 устройства, вход 1 тного управления. начальной установки устройства, вход 13 заЦель изобретения - повышение быстро дания режима обмена устройства и выход действия устройства. 14 устройства для индицирования полнойПоставленная цель достигается тем, что занятости блока памяти.в устройство для выборки блоков памяти, К-е входы 1 соединены с первыми вхосодержащее группу элементов И, блок па- дами К-х элементов И 2, вторые входы котомяти переадресацииидешифратор, причем 50 рых подключены к соответствующим К-й выход дешифратора подключен к К-му выходам регистра 7 и первым входам К-х выходу управления выя выборкой памяти уст- элементов 6 эквивалентности, а выходы соройства ((К = 1,М, где М - количество единены с соответствующими входами привыбираемых блоков памяти), вход логиче- оритетного шифратора 5, второй выход ского адреса устройства ис ва подключен к адрес которого подключен к выходу 14 устройства ному входу лока памят,б змяти выход которого для индицирования полной занятости блоподключен к входу дешифратора, входы ков, а первый выходсоединен с информациразрешения изаписи блока памяти подклю- онным входом блока 3 памяти, адресный чены соответственно к входу режима зада- вход которого подключен к входу 9 устройства, вход разрешения записи - к входу 10, вход записи - к синхровходу регистра 7 и синхровходу 11 устройства, а выход- к входу дешифратора 4, выходы которого соединены с выходами 8 управления выборкой памяти устройства и вторыми входами К-х элементов 6 эквивалентности, выходы которых подключены к информационному входу регистра 7, вход установки которого подключен к входу 12 устройства, а вход разрешения записи - к входу 13 задания режима обмена устройства, причем К 1, ., М.На фиг. 2 а представлены сигналы идентификации логического адреса возбуждаемого блока памяти на синхровходе 11 устройства; б - сигнал разрешения записи на входе 10; в - сигнал задания режима обмена на входе 13; г - логический адрес возбуждаемого блока памяти на входе 9; д-ж - выходы первого, второго и седьмого элементов И 2; з, и - первый и второй выходы приоритетного шлфратора 5; к - выход блока 3 памяти; л-н - первый, второй и седьмой выходы дешифратора 4; о-р - первый, второй и седьмой выходы регистра 7.Реализованный вариант устройства предназначен для адресации восьми блоков памяти. Элементы И 2 выполнены на микросхемах К 555 ЛАЗ, блок 3 памяти - на основе К 155 РУ 2, дешифратор 4 - на К 555 ИДЗ, шифратор 5 - на К 555 ИВ 1, элементы 6 эквивалентности - на К 555 ЛП 5. регистр 7 - на К 555 ТМ 8,Устройство работает следующим образом.Совокупность блоков памяти, подлежащих распределению, задается установкой в соответствующее состояние входов 1. "0" означает отключенное состояние адресуемого блока памяти, "1" - включенное. Перед началом работы производится начальная установка устройства по входу 12 и регистр 7 устанавливается в единичное состояние, фиксируя незанятость всех имеющихся в наличии блоков памяти.Пусть в состоянии "1" находятся второй и седьмой входы 1. Тогда на выходах элементов И.2 присутствует код 01000010, определяющий конфигурацию включенных и незанятых блоков памяти. В соответствии с этим кодом на первом выходе приоритетного шифратора 5 присутствует код 001, а на выходе 14 - уровень "0".Режим загрузки блоков памяти задается установкой уровней "1" на входе 10 (фиг, 2 б) и "0" на входе 13 (фиг. 2 в), На вход 9 поступает код логического адреса возбуждаемого блока памяти (фиг, 2 г), например 000, сопровождаемый идентифицирующим синхроим пульсом (СИ) на входе 11 (фиг. 2 а),По этому адресу выбирается блок 3 памяти в него по СИ заносится код 001 с информационного выхода шифратора (фиг, 2 з), соответствующий первому из входов 1 с 5 состоянием "1" (фиг. 2 е), По коду, занесенному в блок 3 памяти (фиг, 2 к), дешифратор 4 на своих выходах 8 возбуждает блок памяти, соответствующий этому коду (фиг. 2 м).При этом на выходе соответствующего эле мента 6 эквивалентности при сложении "0"с выхода дешифратора 4 и "1" с выхода регистра 7 устанавливается "0". На выходах прочих элементов 6 при сложении "1" с выходов дешифратора и регистра сохраняется 15 "1". По заднему фронту СИ код, сформированный элементами 6, заносится в регистр 10, и в том разряде регистра, который соответствует задействованному блоку памяти, устанавливается "0" - признак занятости 20 блока (фиг, 2 п). В прочих разрядах регистрасохраняется "1" - признаки незанятости (фиг, 2 о, р). Соответственно на выходах элементов И 2 устанавливается новый код конфигурации блоков памяти 00000010 и на 25 первом выходе шифратора устанавливаетсякод 110, При поступлении на вход 9 кода логического адреса следующего блока в блок 3 заносится код, соответствующий следующему из включенных и незадействован ных блоков (фиг. 2 ж), Установка "0" навыходах всех элементов И 2 означает полную занятость всех имеющихся блоков, и с второго выхода шифратора 5 признак полной занятости поступает на выход 14 (фиг.35 2 и). Если в процессе загрузки один из ранееотключенных блоков включен (фиг, 2 д), то по новому адресу на выходе 9 возбуждается блок, соответствующий вновь образованному коду конфигурации, в нашем примере - 40 коду 10000000, Так в блоке 3 памяти устанавливается соответствие между логическими и физическими адресами задействованных блоков.Режим обмена с задействованными 45 блоками задается в устройстве установкой"0" на входе 10 и "1" на входе 13. С поступлением на вход 9 кода логического адреса из блока 3 выбирается код физического адреса и по выходам 8 выбирается соответст вующий этому адресу блок, При этом записьв блок 3 и регистр 7 блокируется и изменения кода конфигурации не происходит,После того, как отпадает необходимостьв обмене с каким-либо из задействованных 55 блоков, ему может быть присвоен признакнезанятости, Для этого устройство переводится в режим очистки установкой "0" на входах 10 и 13. На вход 9 поступает логический адрес освобождаемого блока, например 000, из блока 3 выбирается1737457 50 соответствующий ему физический адрес, в нашем примере 001, и на том выходе 8, Который соответствует этому коду, устанавливается "0" (фиг. 2 м). При сложении в соответствующем элементе 6 этого "0" с признаком занятости "0" соответствующего разряда регистра 7, на выходе этого элемента 6 устанавливается "1". При сложении уровней "1" на прочих выходах 8 с уровнями "0" и "1" прочих разрядов регистра 7 уровни на выходах прочих элементов 6 не изменяются. По заднему фронту СИ в соответствующий разряд регистра 7 заносится признак незанятости (фиг, 2 п), а состояние прочих разрядов регистра сохраняется. Код освободившегося блока может теперь быть поставлен в соответствие новому логическому адресу,Таким образом, в устройстве устанавливается соответствие между логическими адресами задействованных блоков и физическими адресами включенных и незанятых блоков, осуществляется обмен с задействованными блоками и обеспечивается оперативная реконфигурация блоков памяти как оператором, так и процессором. В устройстве-прстотипе при каждой реконфигурации имеющихся блоков памяти, вызванной из включением-выключением либо прекращением обмена с процессором, необходимо прерывание процессов загрузки и обмена и переход в режим начальной установки, в котором производится поочередной опрос всех блоков памяти для установления нового кода конфигурации, что существенно снижает быстродействие информационного обмена, В предложенном устройстве производимая реконфигурация не вызывает необходимости перехода в режим длительной начальной установки. Кроме того, в прототипе производится двухтактная загрузка блоков, а в предлагаемом устройстве - однотактная, что повышает быстродействие более чем в 2 раза.Формула изобретения Устройство для выборки блоков памяти, 5 содержащее группу элементов И, блок памяти переадресации и дешифратор, причем К-й выход дешифратора подключен к К-му выходу управления выборкой памяти устройства (К = 1, М, где М - количество выби раемых блоков памяти), вход логическогоадреса устройства подключен к адресному входу блока памяти переадресации, выход которого подключен к входу дешифратора, вход разрешения записи и вход записи бло ка памяти переадресации подключены соответственно к входу режима задания конфигурации памяти устройства и к синхровходуустройства, К-й вход признака занятости блоков памяти устройства подключен 20 к первому входу К-го элемента И группы, о тл и ча ю щееся тем, что, с целью повышения быстродействия, в него введены приоритетный шифратор, группа элементов эквивалентности и регистр, причем К-й вы ход дешифратора подключен к первому входу К-го элемента эквивалентности группы, выход которого подключен к входу К-го разряда регистра, выход К-го разряда которого подключен к второму входу К-го элемента И 30 группы и второму входу К-го элемента эквивалентности группы, выход К-го элемента И группы подключен к входу К-го разряда приоритетного шифратора, первый информационный выход которого подключен к 35 информационному входу блока памяти переадресации, второй информационный выход приоритетного шифратора подключен к выходу индикации занятости всех блоков памяти устройства,. входы начальной уста новки, задания режима обмена с памятью исинхровход устройства подключены соответственно к входам начальной установки, разрешения записи и синхровходу регистра,1737457 Фиг. 2 ектор О, Кундр дактор Л. Пчолинс Заказ 1893 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКНТ ССС 113035, Москва, Ж, Раушская наб 4/5 Пр д е оставитель И, Боженкоехред М,Моргентал ственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 1