Устройство для вычисления функций и

(51)5 0 06 ИСАНИЕ ИЗОБРЕТЕНИ МУ СВ ВТО ЕЛЬСТВУ верса лител заци вычис та р форм рой тем вве три твие, выше ГОСУДАРСТВЕННЫЙ КОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТКРЫТИПРИ ГКНТ СССР(71) Московский лесотехнический институт (72) А.Д.Марковский, Г.Г.Меликов, Е,С,Лункин, В,В,Полянский и А,В.Боровицкий (53) 681,325(088,8)(56) Авторское свидетельство СССР М 1332313, кл, 6 06 Р 7/548, 1987.Авторское свидетельство СССР М 1608651, кл. 6 06 Р 7/548, 1989,(54)УСТРОЙСТВО ДЛЯ ВЫЧИСЛЕНИЯ ФУНКЦИЙ к=сов р И у=вп р(57) Устройство относится к вычислительной технике и может быть использовано в уни-. Изобретение относится к вычислительной технике и может быть использовано в универсальных и специализированных вычислительных системах для аппаратной реализации вычисления функций х = соз р и у = зп рдля аргументов, представленных в прямом коде в форме с фиксированной заИзвестно устройство для вычисления тригонометрических функций, содержащее три регистра, два сумматора-вычислителя, блок суммирования, сумматор, два сдвигателя, блок памяти итерационных констант, блок номера итерации и блок управления.Недостатком этого устройства является низкое быстродействие.Наиболее близким по технической сущности к предлагаемому является устройство для вычислений функций х = соз ри у = зи р, содержащее два мультиплексора, пять регистров, два сумматора, блок постоянной памяти, инвертор, элементы И, элементы ИЛИ, элемент Н Е и элемент ИЛИ-Н Е. ЫН 1732342 А 1 льных и специализированных вычисьных системах для аппаратной реалии функций х = соз(р и у = зп р, ляемых для положительного аргумен, представленного в прямом коде е е с фиксированной запятой. Цель изония - повышение быстродействия уст. тва. Поставленная цель достигается то в устройство, содержащее два муль. ксора, пять регистров, два сумматора. памяти задания начальных условий, ны блок управления, три сдвигателя и ультиплексора, 2 ил. Недостатком известно у рляется низкое быстродейсЦель изобретения - по ние быстродействия устройства.В устройство для вычисления функций х= = сов р и у = з 1 и у, содержащее блок памяти задания начальных условий, два мультиплексора, пять регистров и два сумматора, причем выходы первого и второго сумматоров соединены с первыми информационны. ми входами соответственно первого и второго мультиплексоров, вторые информационные входы которых соединены соответственно с первым и вторым выходами блока памяти, выходы первого и второго мультиплексоров соединены с информационными входами соответственно первого и второго регистров, выходы которых подключены к входам первого и второго слагаемых соответственно первого и второго сумматоров и выходом соответственно косинуса и синуса устройства, вход старших разрядов аргумента которого соединен с адреснымвходом блока памяти, выходы вторых слагаемых первого и второго сумматоров соединены соответственно с выходом третьего регистра и инверсным выходом четвертого регистра, дополнительно введены с третьего по пятый мультиплексоры, блок управления и с первого по третий сдвигатели, выходы которых соединены с первыми информационными входами соответственно с третьего по пятый мультиплексоров, вторые информационные входы которых соединены соответственно с входом младших разрядов устройства, первым и вторым входами блока памяти, выходы с третьего по пятый мультиплексоров соединены с информационными входами соответственно с третьего по пятый регистров, выходы которых соединены с информационными входами соответственно с первого по третий сдвигателей, причем блок управления содержит элемент ИЛИ, элемент ИЛИ-НЕ и К элементов И (где К - количество младших разрядов аргумента), первый вход элемента ИЛИ соединен с выходом первого элемента И, инверсный вход которого соединен с выходом элемента ИЛИ-НЕ, входы которого соединены с выходами соответствующих разрядов пятого регистра, с первого по К-й инверсные входы (1+1)-го элемента И, ф = :1,2,К) соединены с выходами с первого по М-й разрядов пятого регистра, (1+1)-й вход (1+1)-го элемента И соединен с выходом (К+1)-го разряда пятого регистра, вторые входы элемента ИЛИ и первые элементы И соединены с входами соответственно запуска и тактовых импульсов устройства, выход конца преобразования которого соединен с выходом элемента ИЛИ-НЕ и управляющими входами всех мультиплексоров, выходы элементов И со второго по к-й соединены с входами соответствующих разрядов всех сдвигателей, выход элемента ИЛИ соединен с входами записи всех регистров,Все элементы предлагаемого устройства могут быть выполнены на серийно выпускаемых микросхемах.В основе работы устройства лежит следующий алгоритм вычисления функций х = = соз р и у = зи р. Значение положительного аргумента О, определяемого двоичным кодом аоа 1 ага где а, - разряд целой части, а 1 аг , а, - разряды дробной части аргумента, представляются в видер=у 1+ р 2 =а,а 1 агац+00Оа+1 ач+2агде ци/2; с е(п/2,п); 0р2 . По значению величины ср 1 определяются начальные п-разрядные приближения вычисляемых функцийхо=созр 1 и уо = зи 01. Последующие вычисления производятся с использованием рекуррентных соотношений;г а = а- б;Ь = Ь+ с е(1,2.,л)с=с,-1 2", (1) 10 б= б 2;- ( 1 2 ) 2"где к - номер выполняемой итерации;т 6 (1,2,п-с) - количество итераций,необходимое для получения результата,Значение при выполнении к-й итерации выбирается равным номеру старшего единичного числового разряда кода -1 согласно выражению) = ви Ь (К/-1=1). (2) 20 йачальные значения переменных определяются соотношениямиао=хо,Ьо=уо,со=хо 20, бо=уо 2-ч, о=( срг+2" ) 2 я, (3) Вычисления продолжаются до тех пор, 25 пока в результате Реализации очередной 1-йитерации будет выполнено условие1-чЧ , =0. (4) Полученные в результате вычисленийзначений ас и Ь являются искомыми значе.ниями функций х = соз р и у = зи Ог соответственно с абсолютной погрешностью, не превышающей 2 ".На фиг.1 представлена структурная схема устройства; на фиг.2 - функциональная схема блока управления.Устройство содержит мультиплексоры1 - 5, регистры 6 - 10, сдвигатели 11 - 13, сум маторы 14 - 15, блок 16 управления и блок 17постоянной памяти, а также имеет вход 18 младших разрядов аргумента, вход 19 запуска, тактовый вход 20 и вход 21 старших разрядов аргумента, выход 22 признака конца операции, выход косинуса 23 и синуса 24.Блок управления содержит элементИЛИ 25, и-ц элементов И 26, элемент ИЛИНЕ 27, а также имеет первый 19, второй 20 и третий 28 входы, первый 29, второй 22 и третий 30 выходы,Устройство работает следующим образом.В исходном состоянии на вход 18 устройства и далее на второй информационный вход мультиплексора 1 поступает код младших разрядов аргумента р г, дополненный единицей в (и-с+1)-м разряде. На вход 21 устройства и далее на вход блока 17 посто10 15 20 25 30 35 40 45 50 55 янной памяти поступает код старших разрядов аргумента р 2 . На вход 20 устройства непрерывно поступают тактовые импульсы (ТИ). Все разряды кода, хранящегося в регистре 6, имеют нулевое значение, вследствие чего признак КОНЕЦ ОПЕРАЦИИ, поступающий с второго выхода блока 16 управления на управляющие входы мультиплексоров 1 - 5 и выход 22 устройства, имеет единичное значение. По значению кода уиз блока 17 постоянной памяти считываются (ч+1)-разрядные (чп) значения хо и уо,Значение хо с первого выхода блока 17 постоянной памяти поступает на вторые информационные входы мультиплексора 4, со смещением на о разрядов в сторону младших разрядов мультиплексора 2, значение уо второго выхода блока 17 постоянной памяти поступает на вторые информационные входы мультиплексора 5 и со смещением на о разрядов в сторону младших разрядов мул ьтиплексора 3.Изменение формата операндов проводится с целью обеспечения допустимой погрешности вычислений, возникающей за счет усечения чисел, сдвигаемых при вычислениях за пределы разрядной сетки. Кроме того, использование дополнительных разрядов позволяет реализовать перевод отрицательного числа в дополнительный код путем инвертирования числовых разрядов числа без подсуммирования единицы в младший разряд сформированного кода, На второй вход мультиплексора 1 поступает код р 2, имеющий (п-ц)-разряднй формат, Единичный уровень признака КОНЕЦ ОПЕРАЦИИ на управляющих входах мультиплексора 1 - 5 обеспечивает прохождение информации с вторых информационных входов мультиплексоров 1 - 5 на их выходы и далее на информационные входы регистров 6-10 соответствен но.Для начала вычислений синхронно с одним из ТИ на вход 19 устройства поступает сигнал ПУСК, По сигналу ПУСК на первом выходе блока 16 управления формируется сигнал ЗАНЕСЕНИЕ, который поступает на управляющие входы регистров 6-10, обеспечивая занесение в эти регистры информации, присутствующей на их информационных входах,С выхода регистра 6 код 1 о, содержащий старшие (п-ц) разряды кодао, поступает на третий вход блока 16 управления. Если все разряды кода 1 о равны нулю, признак КОНЕЦ ОПЕРАЦИИ сохраняет единичное значение и вычислений не производится. На выходы 23 и 24 устройства в качестве значений результатов вычислений х и у поступают с выходов регистров 6 и 7 значения ао и Ьо соответственно.При наличии хотя бы одной единицы в коде 1 о признак КОНЕЦ ОПЕРАЦИИ, формируемый на втором выходе блока 16 управления, принимает нулевое значение и в устройстве выполняется итерационный процесс вычислений в соответствии с выражениями (1). Очередная к-я итерация Че (1,2 л) реализуется в устройстве следующим образом, На третьем выходе блока 16 управления формируется (и-ц)-разрядный унитарный код , содержащий единичное значение в )-м разряде, определяемом согласно выражению (2), и нулевые значения в остальных разрядах, который поступает на вторые входы сдвигателей 11 - 13. Сдвига- тель 11 реализует сдвиг влево, а сдвигатели 12 и 13 - сдвиг вправо кодов, поступающих на их первые входы, на ) разрядов, В результате на выходах сдвигателей 11 - 13 согласно (1) формируются значения 1, с и бсоответствен но. На вторые входы сумматоров 14 и 15 поступают коды с выхода регистра 8 и инверсного выхода регистра 7 соответственно, В результате на выходе сумматоров 14 и 15 формируются согласно (1) значения а, и Ь соответственно. Нулевое значение признака КОНЕЦ ОПЕРАЦИИ обеспечивает передачу на выходы мультиплексоров 1 - 5 и далее на входы регистров 6 - 10 информации, поступающей на первые. входы мультиплексора 1-5, С приходом очередного ТИ на вход 20 устройства на первом выходе блока 16 управления формируется сигнал ЗАНЕСЕНИЕ, обеспечивающий занесение информации в регистры 6 - 11. На этом выполнение к-й итерации заканчивается,Итерационный процесс вычислений продолжается до тех пор, пока в результате выполнения т-й итерации все (и-ц) разряды кодастанут равными нулю, В этом случае признак КОНЕЦ ОПЕРАЦИИ, формируемый на втором выходе блока 16 управления, принимает единичное значение, которое поступает на выход 22 признака конца операции устройства, Блок 16 управления прекращает формирование сигналов ЗАНЕСЕНИЕ на своем первом выходе,По окончании вычислений на выходах 23 и 24 устройства присутствуют значения сов р и з 1 п р соответственно.Блок управления работает следующим образом.На первый 19, второй 20 и третий 27 входы блока поступают соответственно сигналы ПУСК, ТИ и (и-ц)-разрядный код величины 1-1. С второго по (и-р)-й элементы И1732342 55 26 формируют унитарный код (и-ц)-разрядный к, имеющий единичное значение в разряде, номер которого равен номеру старшего единичного разряда кода, а нулевые значения - в остальных разрядах. Сформированный код поступает на третий выход 30 блока,При равенстве нулю всех разрядов кода 1 кна третьем входе 28 блока и на выходе элемента ИЛИ-НЕ 27 формируется единичный уровень признака КОНЕЦ ОПЕРАЦИИ, который поступает на второй выход 22 блока, а также на инверсный вход первого элемента И 26, запрещая прохождение ТИ с второго входа 20 блока на выход первого элемента И 26 и далее на выход элемента ИЛИ 25 и выход 29 блока в качестве сигнала ЗАНЕСЕНИЕ. При поступлении ТИ на второй вход 20 блока и нулевом значении признака КОНЕЦ ОПЕРАЦИИ на выходе второго элемента ИЛИ 25, являющемся одновременно первым выходом 29 блока, формируются сигналы ЗАНЕСЕНИЕ,Среднее время выполнения операции в предлагаемом устройстве соответствует(п-р)/2 тактам работы устройства, в то время как в известном устройстве среднее время выполнения операции соответствует (и-ц) тактам работы устройства,Таким образом, положительный эффект изобретения заключается в увеличении быстродействия,Формула изобретения Устройство для вычисления функций х = : сов р и у = зп р, содержащее блок памяти задания начальных условий, два мультиплексора, пять регистров и два сумматора, причем выходы первого и второго сумматоров соединены с первыми информационными входами соответственно первого и второго мультиплексоров, вторые информационные выходы которых соединены соответственно с первым и вторым выходами блока памяти задания начальных условий, выход первого и второго мультиплексоров соединены с информационными входами соответственно первого и второго регистров, выходы которых подключены к входам первого и второго слагаемых соответствен 5 10 15 20 25 30 35 40 45 50 но первого и второго сумматоров и выходам соответственно косинуса и синуса устройства, вход старших разрядов аргумента которого соединен с адресным входом блока памяти задания начальных условий, выходы вторых слагаемых первого и второго сумматоров соединены соответственно с выходом третьего регистра и инверсным выходом четвертого регистра, о т л и ч а ю щ е е с я тем, что, с целью увеличения быстродействия, в него введены с третьего по пятый мультиплексоры, блок управления и с первого по третий сдвигатели, выходы которых соединены с первыми информационными входами соответственно с третьего по пятый мультиплексоров, вторые информационные входы которых соединены соответственно с входом младших разрядов устройства, первым и вторым выходами блока памяти задания начальных условий, выходы с третьего по пятый мультиплексоров соединены с информационными входами соответственно с третьего по пятый регистров, выходы которых соединены с информационными входами соответственно с первого по третий сдвигателей, причем блок управления содержит элемент ИИ, элемент ИЛИ-НЕ и К элементов И, где К - количество младших разрядов аргумента, первый вход элемента ИЛИ соединен с выходом первого элемента И, инверсный вход которого соединен с выходом элемента ИЛИ-НЕ, входы которого соединены с выходами соответствующих разрядов пятого регистра, с первого по к-й инверсные входы к+1)-го элемента И, к = 1,2 К, соединены с выходами с первого по к-й разрядов пятого регистра, (к+1)-й вход (к+1)-го элемента И соединен с выходом (к+1)-го разряда пятого регистра, вторые входы элемента ИЛИ и первого элемента И соединены с входами соответственно запуска и тактовых импульссв устройства, выход конца преобразования которого соединен с выходом элемента ИЛИ-НЕ и управляющими входами всех мультиплексоров, выходы элементов И с второго по к-й соединены с входами соответствующих разрядов всех сдвигателей, выход элемента ИЛИ соединен с входами записи всех регистров.10 1732342 Составитель А.МарковскийТехред М,Моргентал Корректор А,Осауленко Редакто Заказ 1583 Тираж Подписное ВНИИПИ Государственного комитета по изобретениям и открытиям при ГКН 113035, Москва, Ж, Раушскэя наб 4/5 оизводственно-издательский комбинат "Патент", г. Ужгород, ул.Гагарина, 10