Устройство для сопряжения и отладки программ

(5)5 зхБРЕТЕНИЯ ИСАНИ ЕЛЬСТВ ВТОРСКОМУ С 8(71) Рижский политехнический институт (72) Я. Ф. Ьлейер, А. В. Дуда. Ю. Я. Ззриньш, Ф. 11. Звиргздиньш, О. Е Кузьмин, А. Е. 11 елинин и И. А. Михайлов(57) Изобретение относится к вычислительной технике и может быть использовано для отладки программ и ссгпряжения цифро. вых процессоров обработки сигналов с ЭВМ. Целью изобретения является повышение коэффициента использования оборудования. СУДАРСТ 8 ЕННЫИ КОМИТЕТО ИЗОБРЕТЕНИЯМ И ОТКРЫТИЯМ И ГКНТ СССР Устройство содержит региструправления, дешифрзторы 2, 12 управляющих сигналов, входной, выходной и буферный регистры 3, 4, 18, шины адреса 5, 13, шины данных 7, 8, памяти 6, 7, триггеры 9, 16, блок 10 сравнения, мультиплексоры 11, 24, элементы И 19 - 23. Триггером режима 16 устанавливается режим работы памятей 6 и7, сигналы записи и чтения когорых формируются эчементами И 19 - 22. В ячейках памяти 17 точек останова записываются условия останова. Во время работы в режиме отладки программ, хранящихся в памяти 6, происходит проверка условий останова, в результате которой в процессоре обработки сш налов вызывается программа обработки прерывания по вектору 800 Н, Мультиплексор 24 адреса позволяет адресовать памяги 6 и 17 либо от процессора 14 обработки сигналов, либо с буферного регистра 8, который связан с интерфейсом вводз-вывода ЭВМ. 1 ил.16334 144адрес ячейки памяти. Затем с шины 7 данных по сигналу записи ЮК 4 дешифратора 12 управляющих сигналов в регистр 4 записывают информацию, В регистр 1 управления от шины 7 данных записывается управляющая информация, по которой с регистра 4 содержимое поступает на шину 8 данных процессора 14 обработки сигналов. В регистр 1 управления от шины 7 данных по сигналу записи %К 1 записывается следующая информация управления, по которой с выхода регистра 1 на элементы И 19 и 20 поступают сигналы ЕФЕ и ЕС 5 разрешения и выборки памяти 6 ссютветственно. На элементах И 19, 20 и 23 формируются сигналы записи ФМ 6, разрешения выбора СЬ и выбора памяти 6 СЬ 6 соответственно. По сигналу записи ЮК 6 с шины 8 данных в память 6 по адресу на выходе мультиплексора 24 адреса в выбранную ячейку памяти 6 записывается информация. После загрузки памяти 6 программой монитора и отлаживаемой программой снимают сигнал КЬ и происходит запуск ПОС 4 на выполнение программы монитора с остановом (режим трассировки) по выбранным точкам останова или без останова. 3Изобретение относится к вычислительнойтехнике и может быть использовано длясопряжения цифрового процессора обработки сигналов ЭВМ и отладки программ сопрягаемого процессора,Целью изобретения является повышениекоэффициента использования оборудования.На чертеже приведена блок-схема устройства.Устройство содержит регистр 1 управления, первый дешифратор 2 управляющихсигналов, входной регистр 3 ввода, выходнойрегистр 4 вывода, первую адресную шину 5,управляющую первую память 6, первую 7и вторую 8 шины данных, первый триггер 9,блок 10 сравнения, первый мультиплексор11 условий, второй дешифратор 12 управляющих сигналов, вторую адресную шину 13,процессор 14 обработки сигналов (ПОС),интерфейс 15 ввода-вывода, второй триггер16 режима, вторую память 17 (точек останова), буферный регистр 18, первый - пятый элементы И 19 - 23 и второй мультиплексор 24 адреса,Устройство сопряжения работает следующим образом.Для конкретизации описания работыустройства сопряжения рассмотрим вариантсопряжения процессора обработки сигналовтипа ТМ 8 320 и интерфейса И 41 в режимереализации циклов обмена двухбайтным словом данных. В пространстве адресов памятиобмена данными по интерфейсу сопровождается сигналами по линиям управленияМ%С и МКРС, а в пространстве адресовввода-вывода - 10%С и 10 КС., Ширину обмена, обмен словом или обмен отдельнымиего байтами по линиям младших разрядовшины данных определяет сигнал ВНЕМ. Накаждый из сигналов МФТС, МКРС, 10%С,1 ОКС устройство должно ответить сигналомподтверждения ХАСК по принципу квитирования.Устройство работает под управлениемпрограммы процессора 14 обработки сигналов, которая помещена в памяти 6,Работа осуществляется в двух режимах -обмена информацией ПОС 14 с интерфейсом15 и в режиме отладки программ ПОС 14с остановом по выбранным точкам останова. Устройство может так же выполнитьпрограмму работы ПОС 14 без останова,С выхода регистрауправления на управляющий вход мультиплексора 24 адресаи вход К 8 ПОС 14 поступает сигнал К 8, покоторому осуществляется останов ПОС 14,а мультиплексор 24 адреса переводится врежим, в котором адрес на адресные входы 6 и 17 памяти поступает с выхода буферного регистра 8. С выхода регистра 1управления на синхро-вход триггера 16 режима поступает сигнал ЪК 16 записи, по которому он устанавливается в нулевое состояние, снимая запрещающий сигнал с элемен.та и 9. С шины 7 данных по сигналу записиЬК 8 в буферный регистр 18 записывается 10 15 20 25 30 35 40 45 50 55 Затем происходит загрузка памяти 17 отлаживаемой программы, которая хранится в управляющей памяти 6 В регистр 4 вывода от шины 7 данных по сигналу записи ЪК 4 дешифратора 12 записывается информация, которая содержит адрес памяти 17 и бит управления (единица этого бита означает, что по данному адресу предусматривается останов), а сигналом К мультиплексор 24 адреса переводит в режим передачи адреса памяти от адресной шины 5 процессора 14 на адресные входы памятей 6 и 17. Командой 1 М от процессора 4 поступает сигнал РЕХ, по которому на выходе первого дешифратора 2 управляющих сигналов (адрес на вход дешифратора 2 поступает с шины 5 процессора4) формируется сигнал разрешения выдачи содержимого регистра 4 вывода на шину 8. С шины 8 данных содержимое записывается в память данных процессора 14. Затем следующей командой 1 М на выходе дешифратора 2, на вход которого с шины 5 и первого управляющего входа поступают адрес и сигнал РЕХ разрешения (сигнал РЕХ вырабатывается процессором 4 во всех командах 11), формируется сигнал 8 Т 16. По сигналу 8 Т 16 триггер 16 режи ма устанавливается в единичное состоя ние. В этом состоянии выходам триггера режима 16 разрешается формирование сигнала записи %К 17 на элементе И 22 и запрещается формирование сигнала записи %К 6 на элементе И 19, Командой ТВ 1.% данные из памяти данных ПОС 14 поступают на шину 8, а сигнал ВЕ - на четвертый управляющий вход устройства и второй вход элемента И 22, на выходе которого формируется сигнал записи 7 Г 1 о сигналу ЪК 1716334 25 5в память 17 точек,останова по адресу на шине 5 с шины 8 записывается информация. Сформированный сигнал ФК7 запрещает формирование сигнала выборки С 8 6 на элементе И 23, т.е. запрещается запись в памяти 6. Процесс записи в память 7 точек останова заканчивается командой 11 Ч процессора 14, по которой на выходе дешифратора 2 вырабатывается сигнал КТ 16, по которому триггер 16 режима устанавливается в нулевое состояние, т,е. разрешается запись в памяти 6. Цикл записи повторяется до заполнения всей памяти 17 по инициативе от интерфейса 15.Чтение команд из памяти 6 происходит выставлением на первую шину 5 адреса адреса команды, который через мультиплексор 24 поступает на входы адреса блоков памяти 6 и 17. Адрес команды сопровождают сигналом МЕХ, по которому элементами И 20 и 23 формируется сигнал С 86 разрешения чтения памяти 6. Считанное слово команды с выхода памяти 6 поступает на первую шину 7 данных и по ней в ПОС 14. Работа устройства основана на программном опросе ПОС 14 состояния линий управления интерфейса 15 командой В 10/ и формирования ответных сигналов ХАСК на выходе регистра 1 управления, в который командой О 1 Т 1 заносится слово управления Состояние линий управления интерфейса 15 опрашивает мультиплексор 11, работа которого управляется младшими разрядами с шины 8. Модифицированная команда В 10/ проверки состояния внешних устройств, осуществляющая переход по адресу в зависимости от состояния сигнала В 02 на выходе триггера 9, выполняется след) ющим образом. В момент чтения из памяти 6 управления первого слова команды В 02 на вход мультиплексора1 с шины 7 данных поступает код, размещенный в неиспользованные разряды О, 1, 2 первого слова команды. Этим кодом выбирается информационный вход мультиплексора 11, к которому подключена опрашиваемая линия интерфейса 15. С выхода блока 10 сравнения сигнал поступает на информационый вход триггер:; 9 и фиксируется задним фронтом сигнала МЕЧ на входе управления. С выхода триггера 9 сигнал В 10 поступает на информационый вход В 10 процессора 14. Если ВО=0, то ПОС 14 осуществляет переход по адресу, указанному во втором слове команды ВОХ. Если В 10=1, то следующая команда выбирается в естественном порядке.Для обмена одним словом в пространстве адресов памяти устройство следит за состоянием линий МЮТС и МКРС интерфейса 15 путем циклического выполнения команды В 07 с соответствующей выборкой опрашиваемых линий. Если по интерфейсу 15 поступает низкий уровень сигна.па МЮТС=О, свидетельствующий об операции вывода данных из интерфейса 15 в устройство, и если сигнал ВНЕ 1 х 1=0, происхо 1 О 15 20 30 35 40 45 50 55 4бдит обмен словом. Посредством команды 011 Т 1, при выполнении которой по адресу с младших разрядов первой шины 5 адреса и при наличии сигнала первый дешифратор 2 выдает на вход управления регистра 1 управления сигнал записи, по которому с второй шины 8 данных в регистр 1 управления записывают слово управления. В слове управления установлен разряд С, разрешающий по второму входу управления запись слова с первой шины 7 данных в регистр 4, н разряд ХАСК=О, формирующий ответный низкий уровень сигнала квитирования на соответствующей линии интерфейса 15. Затем командой ВОХ устройство проверяет снятие интерфейсом 15 активного низкого уровня сигнала МЧ/ТС и посредством команды ОБТ 1 регистр 1 управления снимает активный низкий уровень сигнала ХАСК.Цикл обмена одним словом завершается выполнением команды 11 Ч. Первый дешифратор 2, управляемый кодом с первой шины 5 адреса и сигналом управления РЕ 1 х с ПОС 4, выдает сигнал на первый вход управления регистра 4, данные из которого по этому сигналу поступают на вторую шину 8 данных и далее в ПОС 14.При появлении на информационных входах мультиплексора 11 сигнала ВНЕ 1 Х 1=1 устройство переходит в режим последовательного обмена байтами между ПОС 14 и интерфейсом5. Выданные в регистр 1 управления командой О/Тслова управления содержаг разряды С и С 2, поступающие с первого выхода регистра 1 управления на второй вход разрешение чтения регистра 4 вывода. Разряд С обеспечивает прием в регистр 4 вывода старшего байта слова с младших разрядов первой шины 7 данных, а затем разряд Сз обеспечивает прием младшего разряда слова. Каждый прием байта сопровождается обменом квитирующих сигналов МИТС и ХАСК.При появлении на информационных вхо. дах мультиплексора 11 низкого уровня сигнала МКРС=О, свидетельствующего об операции ввода слова в интерфейс 15, ПОС 4, выполняя команду 011 Т 2, выдает на первую шину 5 адреса код, по которому первый дешифратор 2 задает на второй вход записи регистра 3 ввода сигнал записи. По этому сигналу в регистр 3 ввода с второй шины 8 данных записывают слово данных.Затем, при состоянии сигнала интерфейса БНЕ 1 Ч=1, ПОС 14 по команде О 1 Т 1 выдает на первую шину 5 адреса код, по которому первый дешифратор 2 выставляет на вход регистра 1 управления сигнал записи управляющего слова с разрядом Е, который поступает на первый вход записи регистра 3 ввода. По разряду Е слово данных из регистра 3 ввода выдается на первую шину 7 данных. При состоянии сигнала ВНЕЧ=О в данных команды ОГГ 1 присутствуют разряды Е. и Ез. По разряду Е 2 осуществляют передачу старшего байта слова данных из7регистра 3 ввода на младшие разряды первой шины 7 данных и затем по разряду Ез осуществляют передачу младшего байта слова данных из регистра 3 ввода на младшие разряды первой шины 7 данных. Обмен сопровождается квитированием сигналами МКРС и ХАСК.Обмен в пространстве адресов ввода-вывода происходит как было описано выше, однако при этом используются сигналы 10%С и 1 ОКС интерфейса 15.Процесс отладки программ управляется монитором ПОС 14, записанному в память 6, совместно с управлением от интерфейса 15. В режиме отладки программ с шины 7 данных в регистр 1 управления по сигналу %К 1 дешифратора 12 записывается бит разрешения останова, который с седьмого выхода регистра 1 поступает на вход третьего элемента И 21. На первой шине 5 адреса Г 1 ОС 14 выставляет адрес текущей команды, который через мультиплексор 24 адреса поступает на адресные входы памяти 6 и 17. Сигналом МЕМ процессора 14 от элемента И 20 формируется сигнал С выборки, который поступает на первый вход пятого элемента И 23, на второй вход которого поступает разрешающий сигнал ЮК 17, на выходе пятого элемента И 23 формируется сигнал С 56 выборки памяти 6. С выхода памяти 6 команда поступает на вторую шину 8 данных и шину данных ПОС 14, По этому же адресу на выходе памяти 17 точек останова выставляется сигнал станова 1 МТ= означает, что по данному адресу программы отладки предусмотрен останов. Если 1 МТ=1, на третЬем элементе И 21 формируется сигнал останова, который поступает на вход МР/МС процессора 14. По этому сигналу в ПОС 14 вызывается программа обработки прерывания по вектору 8 Н. По этому адресу находится начало программы монитора. Монитор содействует с сигналами интерфейса 15 и осуществляет отладку программы по шагам (можно проследить процесс выполнения программы отладки, которая хранится в памяти б).формула изобретенияУстройство для сопряжения и отладки программ, содержащее первый мультиплексор, управляющий вход которого соединен с входом условий устройства, выход первого мультиплексора соединен с первым входом блока сравнения, выход которого соединен с информационным входом первого триггера, выход которого является выходом условия перехода устройства, вход разрешения выборки которого соединен с синхровходом первого триггера, первый адресный вход устройства через шину адреса соединен с информационным входом первого дешифратора управляющих сигналов, с первого по третий выходы которого соединены соот 8ветственно с входом записи входного регистра, входом чтения выходного регистра и входом чтения регистра управления, с первого по третий выходы которого соединены с управляющими входами входного,и выходного регистра и управляющим выходом устройства, первый информационный вход-выход которого соединен через первую шину данных с информационным входом выходного регистра, первым информационным вхо дом регистра управления и выходом входного регистра, второй информационный вход- выход устройства соединен через вторую шину данных с вторым входом блока сравнения, информационным входом первого мультиплексора, информационным входом-выходом первой памяти, с выходом выходного регистра, информационным входом входного регистра и вторым информационным входом регистра управления, второй адресный вход устройства соединен с информационным вхо дом второго дешифратора управляющихсигналов, вход разрешения выдачи устройства соединен с первым управляющим входом первого дешифратора управляющих сигналов, отличающееся тем, что, с целью повышения коэффициента использования оборудования, в него введены второй триггер, второй мультиплексор, буферный регистр, вторая память, пять элементов И, причем вход разрешения записи устройства соединен с первыми входами с первого по треЗ 0 тий элементов И и вторым управляющимвходом первого дешифратора управляющих сигналов, третиЙ и четвертый выходы которого соединены с единичным и нулевым входами второго триггера, нулевой и единичный выходы которого соединены с вторыми входами соответственно первого и второго элементов И, вход разрешения выборки устройства соединен с вторым входом третьего элемента И, выход которого соединен с первым входом четвертого элемента И, выход которого соединен с входом40выборки первой памяти, вход записи которой соединен с выходом второго элемента И, выход первого элемента И соединен с входом записи второй памяти, информационный вход которого соединен через вторую шину данных с вторым информационным входом-выходом устройства, первый адресный вход которого соединен через шину адреса с первым информационным входом второго мультиплексора, выход которого соединен с адресными входами первой и второй памяти, выход первой памяти и четвертый вь ход регистра управления соединены с входами пятого элемента И, выход которого соединен с выходом прерывания устройства, первый информационный вход - выход которого через первую шину данных соединен 55 с информационным входом буферного регистра, выход которого соединен с вторым информационным входом второго мультиплексора, управляющий вход которого и выход останова устройства соединен с пятым1633419выходом регистра управления, шестой, седьмой и восьмой выходы которого соединены с третьими входами соответственно второго и третьего элементов И и синхровходом второго триггера, управляющий вход устрой.ства соединен с управляющим входом вто 410рого дешифратора управляющих сигналов, с первого по четвертый выходы которого соединены с входами записи выходного регистра, регистра управления и буферного регистра и входом чтения входного регистра.Составитель О КхзьминРедактор В, Бхтренкова Техред А. Кравчук Корректор С ЧерниЗаказ 618 Тираж 409 ПодписноеВНИИПИ Государственного комитета но изобретениии открытиям нри ГКНТ СССР113035, Москва, Ж - 35, Рах шская наб, д 4,5Производственно-издательский комбинат Патент, г Ужгород, хл Гагарина, 0