Устройство для умножения

СОЮЗ СОВЕТСКИХ.СОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН 104 504 С 06 Р 7/5 ОСУДАРСТВЕННЫЙ НОМИТЕТ0 ИЗОБРЕТЕНИЯМ И ОТИРЫТИЯМРИ ГКНТ СССР ОПИСАНИЕ ИЗОБРЕТЕНИЯ ЛЯ УМНОЖЕНИЯотносится к цифрой технике и предназ зования в специалиерсальных вычисли(54 ) УСТРОЙСТВО (57) Изобретение вой вычислительн ачено для испол ированных и уни ок,ВТОРСКОМУ СВИДЕТЕПЬСТ(71) Харьковский политехнический иститут им. В,И,Ленина(56) Авторское свидетельство СССРФ 1117635, кл. С 06 Г 7/52, 1983.Авторское свидетельство СССРР 1156064, кл . С 06 Г 7/52, 1982,Изобретение относится к цифровой. вычислительной технике и предназначено для использования в универсальных и специализированных цифровых вычислительных устройствах.Целью изобретения является сокращение аппаратурных затрат.На фиг,1 представлена функциональная схема предлагаемого устройства для умножения (для ш=З); на фиг.2- функциональная схема одноразрядного сумматора всех строк матрицы, кроме последней; на фиг.З - функциональная схема одноразрядного сумматора последней строки матрицы; на фиг,4 - временная диаграмма работы устройства.Устройство (фиг,1) содержит матрицу одноразрядных сумматоров 1.1-1.п, 2.1-2.п, 3. 1 тЗ.п, матрицу элементов тельных устроиствах, Цель изобретения - сокращение аппаратурных затрат, Устройство для умножения содержит матрицу одноразрядных сумматоров и матрицу элементов И и работает в конвейерном режиме, Количество ступеней устройства ш определяется из неравенства тпдквакс+" Бс мин+" бК макс ф где- максимальное время прохождения сигнала в одноразрядном сумматоре С минимальное время, необходимое для правильного считывания разряда результата С;максимальный период коммутации разрядов множителя В. Технически это условие реализуется при в=З, что позволяет исключить возможность появления И 4, входы 5.1-5,п разрядов первогооперанда А, входы 6,1-6.3,разрядоввторого операнда В, тактовые входы7.1-7,3, вход 8.1 сброса, выходы 9.19.3 произведения С, допоЛнительныевходы 10,1-10.3.Каждый одноразрядный сумматор 1. 1.1,п (2.1-2,п) (фиг.2) содержит элемент 11 задержки, элементы НЕ 12,элементы И 13, элементы ИЛИ 14, первый информационный вход 15, второйинформационный вход 16, третий информационный вход 17, управляющий вход р18, выход 19 суммы, выход 20 переноса, управляющий выход 21.еайвОдноразрядные сумматоры 3.1-3.п(фиг.З) содержат элементы НЕ 22,элементы И 23, элементы ИЛИ 24, элемент 25 задержки, первый информационный вход 26, второй информационный3 150104 вход 27, третий информационный вход 28, первый управляющий вход 29, второй управляющий вход 30, выход 31 суммы, выход 32 переноса, второй управляющий .выход 33, первый управляющий выход 34Устройство для умножения работает в конвейерном режиме, суть которого заключается в следующем. 10В исходном состоянии на входах 7.1, 7,2, 7,3, 8,1 установлен сигнал "1" (см. Фиг,4). Перед началом работы умножителя на вход 8.1 подается отрицательный импульс "Сброс", который 15 сбрасывает одноразрядные сумматоры 3.1-3,п в нулевое состояние, при этом на выходах суммы и переноса одноразрядных сумматоров 3,1-3.п устанавливается сигнал "0". 20Процесс вычисления начинается с подачи на входы 5.1-5.п-, и-разрядного двоичного множимого А и младшего разряда К-разрядного множителя В на вход 6,1 (момент подачи совпадает с 25 задним фронтом импульса "Сброс" ). Спустя время мкси вна вход 7, 1 подается сигнал "0", разрешающий суммирование на одноразрядных сумматорах 1,1-1,п (мскс - максимальное время 30 переходного процессав логическом элементе И, , Ь + сн, где величина временной задержки сигнала в элементе задержки, ,с, н - максимальное время переходного процесса в логическом элементе Е). Через вре-. мя С о +вычисление в первой строке заканчивается, на вход 7. 1 подается сигнал "1", обеспечивающий запоминание информации, установившей ся на выходах одноразрядных сумматоров 1.1-1,п и запрещающий обработку сигналов, которые будут появляться на их информационных входах ( маркс максимальное время прохождения сигна ла в одноразрядном сумматоре от . входов до выходов),В течение времени, пока проходит вычисление на одноразрядных сумматорах 1. 1-1,п, на одноразрядных сумматорах 2. 1-2,п проходит подготовка к вычислению; к моменту времени,Тм кс,.на вход 6.2 обеспечивается подача разряда В множителя В, а к моменту 55 времени йк +- на вход 7.2 подается сигйал "О", разрешающий.суммирование на одноразрядных сумматорах 2. 1-2. и. 5 4В течение времени, пока идет вычисление на второй ступени устройства, с выхода 9,1 происходит считывание младшего разряда Спроизведения С, а на одноразрядных сумматорах 3,1-3,п идет подготовка к вычислению, к моменту времени 2 Т происходит подача разряда В 3 множителя на вход 6,3.К моменту времени б с, +2 тмбкс мам на вход 7.3 подается сигйал "0", разрешающий суммирование на одноразрядных сумматорах 3.1-3,п, В момент времени С +2 Тмс,к на вход 7,2 подается сигнал "1", обеспечивающий запоминание информации на второй ступени устройства и запрещающий обработку одноразрядными сумматорами 2.1-2,п сигналов, которые будутпоявляться на их информационных входах,Процесс вычисления продолжается циклически. Пока идет вычисление на третьей ступениустройства, с выхода 9,2 считывается разряд С произведей ния С, а на первой ступени устройства идет подготовка к вычислению, через время 3 Тмс,к на вход 7.1 подается разряд Вд множителя В, К моменту времени и а +ЗТмрксна вход 7.1 подается сигнал "0", разрешающий работу первой ступени, а к моменту "эмме+3 "микО на вход 7,3 подается сигнал "1", обеспечивающий запоминание информации на выходах одноразрядных сумматоров 3.1-3,п и запрещающий обработку сигналов, появляющихся на их информационных входах.Когда все К разрядов множителя В будут поданы, на входах 6,1-.6.3 устанавливается сигнал "0", а вычисление продолжается до получения всех и+К разрядов произведений С с выходов 9,1-9.3.формула изобретенияУстройство для умножения, содержащее матрицу из (шч и) элементов И и матрицу из (шп) одноразрядных сумматоров (и - разрядность первого операнда, ш - произвольное целое число), причем первые входы элементов И х-го столбца матрицы (ь=1п) соединены с входом соответствующего разряда первого операнда устройства, вход соответствующего разряда второго операнда которого соединен с вторыми входами элементов И 1-й строки мат 5150 Рицы (1=1ш), выходы которых соединень с первыми информационными входами одноразрядных сумматоров -й строки матрицы, выход переноса Ь,1)- го одноразрядного сумматора матрицы (1 с=1. ш) соединен соответственно с вторым информационным входом Ь+ +1,1)-го одноразрядного сумматора матрицы, выход переноса (ш,)-го одноразрядного сумматора матрицы соединен соответственно с вторым информационным входом (1,.)-го одноразрядного сумматора матрицы, выход суммы Ь,1)-го одноразрядного сумматора матрицы (1=1 п) соединен соот- ветственнЬ с третьим информационным входом +1, 1+1)-го одноразрядного сумматора матрицы, выход суммы (ш,р)- го одноразрядного сумматора матрицы (р=2п) соединен соответственно с третьим информационным входом (1, р)-го одноразрядного сумматора матрицы, выходы суммы одноразрядных сумматоров первого столбца матрицы соединены с выходами соответствующих разрядов результата устройства, дополнительнье входы которого соединены с третьими информационными входами одноразрядных сумматоров и-го столбца ,матрицы, первый и второй управляющие входы каждого (ш,.)-го одноразрядного сумматора матрицы соединены соответственно с тактовым входом и входом сброса устройства, каждый одноразрядный сумматор матрицы, кроме одноразрядных сумматоров последней строки матрицы, содержит семь элементов И, два элемента ИЛИ и три элемента НЕ, причем выходы первого, второго, третьего и четвертого элементов Исоединены. соответственно с первым, вторым, третьим и четвертым входами первого элемента ИЛИ, выход которого соединен с выходом суммы одноразрядного сумматора, выходы пятого, шестого и седьмого элементов И соединены ,соответственно с первым, вторым и третьим входами второго элемента ИЛИ, выход которого соединен с выходом переноса одноразрядного сумматора, вход первого элемента НЕ соединен с первым информационным входом одноразрядного сумматора и первыми входами первого, четвертого, шестого и седьмого элементов И, выход первого элемента НЕ соединен с первыми входами второго и третьего элементов И, вход второго элемента НЕ соединен с вторым информационным входом одноразрядного45мента НЕ соединен с третьим информационным входом одноразрядного сумматора и с вторыми входами шестого и седьмого элементов И, третьими входами первого и второго элементов И.,50выход третьего элеиента НЕ соединен с третьими, входами третьего и четвертого элементов И, вход элемента задержки соединен с первым управляющим входом одноразрядного сумматора ивторыми входами пятого и девятого элементов К, выход элемента задержки соединен с входом четвертого элемента НЕ, выход которого соединен с четвертыми входами первого, второго,. треть 10 15 20 25 30 35 40 сумматора, вторьи входамн первого,третьего и седьмого элементе в 11 и первым входом пятого элемента И, выходвторого элемента НЕ соединен с. вторыми входами второго и четвертогоэлементов И,.вход третьего элементаНЕ соединен с третьим ииформационныивходом одноразрядного сумматора, вторыми входами пятого и шестого элементов И и с третьим входами первогои второго элементов И, выход третьегоэлемента НЕ соединен с третьимивходами третьего и четвертого элементов И, каждый одноразрядный сумматорпоследней строки матрицы содержит девять элементов И, два элемента ИЛИ,четыре элемента НЕ и элеиент задержки, причем выходы первого, второго,третьего, четвертого и пятого элементов И соединены с входами первогоэлемента ИЛИ, выход которого соединенс выходом суммы одноразрядного сумматора и первым входом пятого элемента И, выходы шестого, седьмого, восьмого и девятого элементов И соединеныс входами второго элемента ИЛИ, выходкоторого соединен с выходом переносаодноразрядного сумматора и первымвходом девятого элемента И, вход первого элемента НЕ соединен с первыминформационным входом одноразрядногосумматора и первыми входами первого,четвертого, седьмого и восьмого элементов И, выход первого элемента НЕсоединен с первыми входаии второгои третьего элементов И, вход второгоэлемента НЕ соединен с вторыи информационным входом одноразрядного сумматора, вторыми входами первого,третьего и восьмого элементов И ипервым входом шестого элемента И,выход второго элемента НЕ соединенс вторыми входами второго и четвертого элементов И, вход третьего эле 1501045его и четвертого элементов И, треть". -ими входами шестого, седьмого и восьмого элементов И, третьи входы пятогои девятого элементов И соединены свторым управляющим входом одноразрядного сумматора, о т л и ч а ю щ е -е с я тем, что, с целью сокращенияаппаратурных затрат, в каждый одноразрядный сумматор матрицы, кромепоследней строки матрицы, дополнительно введены два элемента И, элемент НЕ и элемент задержки, вход которого соединен с тактовым входомустройства и первыми входами восьмого и девятого элементов И, выход элемента задержки соединен с входомчетвертого элемента НЕ, выход которого соединен с четвертыми входамипервого, второго, третьего и четвертого элементов И и третьими входамипятого, шестого и седьмого элементовИ, второй вход восьмого элемента Исоединен с выходом первого элементаИЛИ, второй вход девятого элементаИ соединен с выходом второго элементаИЛИ, выходы восьмого и девятого элементов И соединены соответственно спятым входом первого и четвертым вхо Дом Второго элементоВ ИЛИ