Устройство для приема информации

(51)4 С 08 С 15/О 1 б Р 13/О НИЕ ИЗОБРЕТЕНИ МА ИНФО ДЛЯ ПР относ аения темам ойств р для приемь исполь эоваа жет быт я канал СУ. Цел СР84. иэобретеГОСУДАРСТВЕННЫЙ НОМИТЕТПО ИЗОБРЕТЕНИЯМ И ОТНРЫТИЯМПРИ ГКНТ СССР К А ВТОРСКОМУ СВИДЕТЕЛЬСТ(56) Авторское свидетельствоМ 1203569, кл. С 08 С 19/28,(54) УСТРОЙСТВ (57) Изобретен тиэированным с частности к ус информации, и но для построе данных сложных3 149584 ния - повышение быстродействия и информационной гибкости устройства путем селекции каналов с высокоприоритетными сообщениями и их внеочеред 5 ным обслуживанием, Устройство содержит первый 1 и второй 2 блоки памяти, первый 3 и второй 4 регистры, дешифратор 5, коммутатор 6, элементы И 7 группы, первый 8, второй 9 и тре- О тий 1 О элементы задержки, первый 11 и второй 12 элементы ИЛИ, первый 13 и второй 14 каналы селекции, в первом канале селекции - первый 15 и второй 16 триггеры первой группы, первый 15 17, второй 18 и третий 19 триггеры второй группы, первый 20, второй 21 и третий 22 элементы И, элемент ИЛИ23, элемент задержки 24, во второмканале селекции - первый 25 и второй26 триггеры первой группы, первый27, второй 28 и третий 29 триггерывторой группы, первый 30, второй 31и третий 32 элементы И, элемент ИЛИ33, элемент задержки 34, Устройствопозволяет обслужить информационныйканал с более высоким приоритетомпоступившего сообщения в первую очередь, а затем, при наличии в другомканале сообщения с менее высокимприоритетом, - другой информационныйканал. Это в целом позволяет повысить быстродействие устройства, 2 ил.Изобретение относится к автоматизированным системам управления, вчастности к устройству для приемаинформации, и может быть использовано для построения каналов приемаданных сложных АСУ.Цель изобретения - повышение быстродействия и информационной гибкости устройства путем селекции каналов 30с высокоприоритетными сообщениями иих внеочередным обслуживанием.На фиг, 1 представлена блок-схема устройства; на фиг, 2- схема выполнения коммутатора,Устройство содержит первый 1 ивторой 2 блоки памяти, первый 3 ивторой 4 регистры, дешифратор 5, коммутатор 6, элементы И 7 группы,первый 8, второй 9 и третий 10 40элементы задержки, первый 11 и второй 12 элементы ИЛИ, первый 13 и второй 14 каналы селекции, в первом. канале селекции первый 15 и второй 16триггеры первой группы, первый 17,второй 18 и третий 19 триггеры второй группы, первый 20, второй 21 итретий 22 элементы И, элемент ИЛИ 23,элемент 24 задержки во втором каналеселекции, первый 25 и второй 26 триг 50геры первой группы, первый 27, второй 28 и третий 29 триггеры второйгруппы, первый 30, второй 31 и третий 32 элементы И, элемент ИЛИ 33,элемент 34 задержки, а также первый35 и второй 36 информационные входыустройства, синхронизирующий вход 37устройства, первый 38 и второй 39управляющие входы устройства первого канала селекции, первый 40 и второй 41 управляющие входы устройства второго канала селекции, информационный выход 42 устройства и управляющий выход 43 устройства,На фиг. 1 и 2 также показаны входы коммутатора 44-46 и 47-49, являющиеся управляющими входами коммутатора первой и второй групп, тактовый вход 50 коммутатора, информационный выход 51.Коммутатор 5 фиг. 2) содержит группы элементов И 52-57, группы 58- 60 элементов ИЛИ.Работу системы рассмотрим на примере обслуживания двух входных каналов передачи данных, представленных входами 35, 38, 39 и 36, 40, 41.Устройство работает следующим образом.С приходом на входы 35 и 36 устройства двух сообщений различной категории срочности на вход 35 поступает одно информационное сообщение например, высшей категории срочности, а на вход 36 - другое информационное сообщение, например, второй категории срочности.Категория срочности каждого входного сообщения фиксируется состоянием соответствующих триггеров 15, 16 и 25, 26 срочности.в каждом из каналов по следующему правилу:Категория срочности Код Первая 1 Вторая 1 0 Третья 0Четвертая 0 0Лля данного примера триггеры 15 и 1 б первого канала будут находиться в единичном состоянии, а во втором канале триггер 25 будет в единичном5 состоянии, а триггер 26 - в нулевом.В результате этого комбинацией высоких потенциалов из трех элементов И второй группы будет открыт элемент И 20, а указанной комбинации потенциалов в третьей группе будет соответствовать элемент И 31.Импульсом синхронизации с входа 37 система запускается в работу, благодаря чему этот импульс через эле мент ИЛИ 12 поступает на соответствующие входы всех элементов И первого и второго каналов селекции,Поскольку открыт высоким потенциалом элемент И 20, то импульс синхро низации проходит через него на единичный вход триггера 17 и устанавли" вает его в единичное состояние, фиксируя факт поступления сообщения первой категории срочности, 25 Высоким потенциалом с единичноговыхода через вход 44 триггер 17 открывает по потенциальному входугруппу элементов И 53, на другие 30входы которых подано информационноесообщение с входа 37,Параллельно низким потенциалом снулевого выхода триггера 17 блокируются по соответствующему входу всеэлементы И 30-32 второго канала селекции, а импульс с выхода элементаИ 20 проходит через элемент ИЛИ 23и задерживается элементом 24 задержки на время установки триггера 17 вединичное состояние и затем возвращает триггеры 15 и 16 в исходноесостояние, а через элемент ИЛИ 11 поступает через вход 50 коммутатора наимпульсные входы элементов И 52,45переписывая код информационного сообщения с входа 35 через элементыИ 52, ИЛИ 58 и ИЛИ 60 на информационные входы регистра 3, куда код заносится этим же импульсом, поступающим на вход синхронизации регистра 3.Признак сообщения, характеризующий его вид, расшифровывается дешифратором 5 с первого информационноговыхода регистра 3, и дешифратор на одном из своих выходов выдает высокийпотенциал на один из элементов И ,соответствующий виду полученного сообщения,Тот же импульс синхронизации,задержанный элементом 8 задержки навремя переходных процессов в регистре З,.поступает на первые входы элементов И 7 и проходит через открытый элемент И 7 на вход считыванияфиксированной ячейки блока 1 памяти, выполненного в виде постоянногозапоминающего устройства, где записан базовый адрес для записи входного сообщения,Базовый адрес с выхода блока 1 поступает на информационный вход, регистра 4, куда заносится синхроимпульсомс выхода элемента 10 задержки, который задерживает импульс синхронизации на время считывания базовогоадреса с блока 1 памяти.В результате на адресном входеблока 2 устанавливается адрес записиприоритетного сообщения, которое свторого информационного выхода регистра 3 записывается в блок 2 импульсом записи с выхода элемента 9 задержки, который задерживает импульссинхронизации на время установки адреса в регистре 4,Тот же импульс записи с выхода 43системы выдается как импульс прерывания на вход вычислительного комплекса, по которому последний переходит на подпрограмму приема и обработки полученного сообщения.1Кроме того, с выхода элемента .10задержки импульс поступает на нулевыевходы триггеров 17-19, 27-29, возвращая триггер 17 в исходное состояниеи подтверждая нулевое состояние остальных, а также на сбросовый входрегистра 3, устанавливая его в нулевое состояние.Импульс записи с выхода элемента9 задержки поступает на другой входэлемента ИЛИ 12 и далее на соответствующие входы элементов И 20-22 и 30"32.Теперь открыт только элемент И 31согласно коду О и прием сообщениявторой категории срочности осуществляется описанным образом.,Таким образом, введение новых уз"лов и элементов позволяет существенноповысить быстродействие устройстваи его информационную гибкость путемселекции каналов с высокоприоритетными сообщениями и их внеочередногообслуживания.формула изобретения Устройство для приема информации, содержащее коммутатор, тактовый вход5 которого объединен с входом первого Элемента задержки, выход которого соединен с первыми входами элементовгруппы, выходы которых соединены соответствующими входами первого лоха памяти, первый регистр, первый нформационный выход которого через ешифратор соединен с вторыми входа- и элементов И 1 руппы, первый и втоРой элементы ИЛИ, второй блок памяти, 15 торой регистр, второй элемент заержки, выход которого является управяющим выходом устройства, о т л иа ю щ е е с я тем, что, с целью овьппения быстродействия и информа ионной гибкости устройства путем се- екции каналов с высокоприоритетными ообщениями и их внеочередным обслуиванием, введены третий элемент заержки, первый и второй каналы се 4 екции, каждый из которых содержит первую и вторую группы триггеров, Элементы И, элемент ИЛИ, элемент задержки, в каждом канале селекции единичные входы триггеров первой груп фы являются соответствующими управляющими входами устройства, прямой выход первого триггера первой группы Соединен с первыми входами первого и Второго элементов И, инверсный. выход 6 ервого триггера первой группы - с.йервым входом третьего элемента И, прямой выход второго триггера первой руппы - с вторыми входами первого и третьего элементов И, инверсный выход второго триггера первой груп- . пы - с вторым входом второго элемента И, выходы элементов И соединены с единичными входами одноименных триггеров второй группы и с одноименными ходами элемента ИЛИ, выход которого через элемент задержки соединен со выбрасывающими входами триггеров перВой группы и с соответствующими входами первого элемента ИЛИ, выход которого соединен с тактовым входом коммутатора, прямые выходы триггеров второй группы соответствующих канаАов селекции соединены с соответствующими входами первой и второйгрупп управляющих входов коммутатора,Йервые и вторые информационные входы которого являются соответственно первыми и вторыми информационными входами устройства, инверсный выход первого триггера второй группы первого канала селекции соединен с третьими входами элементов И второго канала селекции, инверсный выход второго триггера - с четвертыми входами второго и третьего элементов Ивторого канала селекции, инверсный выход третьего фтриггера - с пятымвходом третьего элемента И .второгоканала селекции, инверсный выход первого триггера второй группы второго канала селекции - с третьими входами второго и третьего элементов и первого канала селекции, инверсный выход второго триггера - с четвертым входом третьего элемента и первого канала селекции, первый вход второго элемента ИЛИ является синхронизирующим входом устройства, выход второго элемента ИЛИ соединен с третьим, четвертым и пятым входами соответственно первого, второго и третьего элементов И первого канала селекции и с четвертым, пятым и шестым входами соответственно первого, второго итретьего элементов И второго канала селекции, информационный выход коммутатора соединен с информационным входом первого регистра, тактовый вход коммутатора является тактовым входом первого регистра, информационные выходы первого блока памяти соединены с информационными входами второго регистра, информационные выходы которого соединены с первыми информационными входами второго блока памяти, к вторым информационным входам которого подключены вторые информационные выходы первого регистра, выход первого элемента задержки соединен через третий элемент задержки с синхронизирующим входом второго регистра, со сбрасывакицими входами триггеров второй группы первого и второго каналов селекции, сбрасывающим входом первого регистра и с входом второго элемента задержки, выход которого соединен с вторым входом второго элемента ИЛИ и с синхронизирующим входом второго блока памяти, выходы которого являются информационными выходамиустройства..1495841 Составитель В.Струкоор А,Шандор Техред Л,Олийнык Корректор Э.Лончаков е Гагарина, 10 1Производственно-издательский комбинат Патен город Заказ ВНИИПИ 73/49 Тираж 518 П осударственного комитета по изобретениям 113035, Москва, Ж, Раушская н и открытиям при ГКНТ Сб., д. 4/5