Буферный регистр

(56) Авторское свидетельство СУ 748406, кл. С 06 Р 5/00, 198Балашов Е.П Пузанков Д,В,ропроцессоры и микропроцессорнтемы. М.: Радио и связь, 981,с.152-155, рис. 4,17. ет возможн азования п и двустороного двоичнои обратный тигается ач з полнит ельн т). Цель д уферный е ии ан блоков преобра к 1 содержит В- а каждый блок п содержит 0-триг устойчивыми сос ССРО.Микые с мяНЕэлемент И, элемент полнительно введен ен трУ с то йчивыми тояниями. Нар образования к ет хранить е(57) Изобретение относится квычислительной техники и можеиспользовано для построения рных вычислительных устройстворганизации микропцоцессорныхЦель - расширение класса реша бла р зульакже обеспечения инфоршних цепей азован та вает возможно зли от в и при у результа сте УДАРСТВЕННЫЙ НОМИТЕЗОБРЕТЕНИЯМ И ОТКРЫТ ГННТ СССР него преобго кода в(или наоботем, что вщий блок 1ныхблоИ,с возможностью пр устройство позвол мационных выходои управляемую выдобразования. 3 и р гистр, содрежима, п однования 2,-2, риггер и элем еобразования ер, вентиль с ояниями, элемИзобретение относится к вычислительной технике и может быть использовано для построения различных вычислительных устройств и при органи 5 зации микропроцессорных систем на базе выпускаемых промышленностью микропроцессорных комплектов.Устройство предназначено для реализации операций преобразования О (двустороннего) прямого двоичного кода в дополнительный и обратньй (или наоборот), хранения результата преобразования с возможностью отключения информационных выходов от внеш них цепей и управляемой выдачи результата преобразования. Устройство может быть использовано для управления передачей информации с преобразованием по двунаправленной шине, 20Цель изобретения - расширение класса решаемых задач за счет возможности преобразования прямого двоичного кода в дополнительный и обрат ный (или наоборот).На фиг.1 показана структурная схема буферного регистра; на фиг.2 функциональная схема блока задания режима; на фиг,3 - схема блока преоб- З 0 разования.Устройство содержит блок 1 зада; ния режима и и однотипных блоков преобразования 2 где д = 1 и. Блок заУа35 дания режима имеет пять управляющих входов 3 - 7, три управляющих выхода 8 - 1 О и информационный выход 11, Каждьй блок преобразования имеет информационный вход 12, информационный выход 13, шесть управляющих входов 14 - 19 и один угравляющий выход 20, управляющий вход 6 блока задания режима 1 и управляющие входы 17 в 7 блоков преобразования 2,-2соединены с входом 21 управления выдачей результата, а управляющий вход 7 блока 1 задания режима и управляющие входы 18 - 18блоков преобразования 2 -2соединены с входом 22 сброса буферного регистра в куль. Управляющие вы 50 ходы 8 - 10 блока 1 задания режима соединены соответственно с управляющими входами 14 - 1 б каждого блока 2 преобразования, Управляющий вход 19 каждого -го блока преобразования55 (1 = 1, и) соединен с управляющим выходом 20 (+1)-го блока преобразования, На управляющий вход 19, блока преобразования 2 подается сигналвыбора способа преобразованияФункциональная схема блока заданиярежима содержит 0-триггер 23, элементИ 24 и вентиль 25 с тремя устойчивымисостояниями. Функциональная схемаблока преобразования содержит 0-триггер 26, вентиль 27 с тремя устойчивыми состояниями, элемент НЕ 28, элемент И 29, элемент И-ИЛИ 30.Назначение блока 1 задания режимасостоит в аппаратном задании с учетом сигнала на входе 19 одного извозможных режимов функционированияустройства: прием исходного прямогокода с преобразованием в дополнительный (или наоборот), прием исходного прямого кода с преобразованиемв обратньй (или наоборот),Назначение каждого блока преобразования 2 состоит в формированиипрямого и инверсного значения 1-горазряда исходного кода, поданного навход 12 ь, выделении младшей единицыисходного кода за счет выработки сигнала блокировки элементов И 29 блоков преобразования старших разрядовкода, выдаче прямого или инверсногозначения 1-го разряда исходного кода на информационный выход 13,.Возрастание индексации на приведенных схемах соответствует упорядоченности от старших разрядов к младшим,Алгоритм работы устроиства следующий.При двустороннем преобразовании прямого кода отрицательного числа в дополнительный (или наоборот) все разряды исходного кода разбиваются на два поля, Поле, содержащее крайнюю младшую единицу и следующие за ней младшие разряды, при преобразовании не изменяется. Поле, содержащее старшие по отношению к выделенной младшей единице разряды, при преобразовании изменяется путем инвертирования значений всех разрядов. В результате на выходе устройства формируется дополнительньй (прямой) код, полученный из исходного прямого (дополнительногь 1). При двустороннем преобразовании прямого кода отрицательного числа в обратный (или наоборот) все разряды исходного кода инвертируются. ри двустороннем преобразовании прямого кода псложи 3 145 тельного числа в дополнительный и обратный (или наоборот) все разряды исходного кода сохраняются без изменения.Устройство работает следующим образом.При необходимости организации двустороннего преобразования прямого кода в дополнительный (или наоборот) на управляющий вход 19 устройстваи нподается уровень 1 , а на управляющий вход 3 - логический уровень, соответствующий знаку исходного кода ("0" соответствует "+", "1" соответствует "-"). На управляющий вход 4подается уровень1", что определяетвыборку данного устройства для работы, На все информационные входы 12(г=1,п) подаются соответствующие разряды исходного кода. При поступлении единичного сигнала (синхронизации) науправляющий вход 5 на выходе элемента И 24 будет единичный сигнал, по которому произойдет занесение значащих разрядов исходного кода в соответствующие 0-триггеры 26 блоков преобразования и знака исходного кода в 0-триггер 23 блока задания режима, Если исходныи код представляет собой положительное число, то на управляющий вход 16 каждого блока преобразования поступает с выхода 9 блока задания режима уровень "1", а на управляющий вход 14 с выхода 8 - уровень 0. При этом по третьему и четвертому входам блокируются первый и второй конъюнкторы, а по восьмому входуподготавливается третий конъюнктор элемента И-ИЛИ 30, который передает на выход этого элемента логический уровень с прямого выхода 0-триггера 26. Тем самым на выходе устройства формируется дополнительный (прямой) код исходного прямого (дополнительного) кода положительного числа,Если исходный код представляет собой отрицательное число, то на управляющий вход 15 каждого блока преобразования поступает с выхода 9 блока задания режима уровень "01, а на управляющий вход 14 с выхода 8 - уровень "1". При этом по третьему и четвертому входам подготавливаются первый и второй конъюнкторы, а по восьмому входу блокируется третийконъюнктор элемента И-ИЛИ 30. Пусть в исходном коде младшая единица находится в 3-м разряде, Тогда единичный уро 18674 5 10 15 20 25 30 35 40 45 50 55 вень с входа 19 ь появляется на выходах 20;+1-20 всех элементов И 29блоков 2;-2 , а на выходах всех элементов НЕ 28 в блоках 2 -2 появляется нулевой уровень. При этом в блоках 2;-2по шестому входу блокируется второй конъюнктор,а по первому входу подготавливается первыи конъюнктор элемента И-ИЛИ 30, который передает на выход этого элемента логический уровень с прямого выхода 1 У- триггера 26. Тем самым поле разрядов исходного кода, содержащее крайнюю младшую единицу и следующие за ней младшие разряды, при преобразовании не изменяется, На выходе 20злемен.1та И 29 блока 2 появляется нулевой1уровень блокировки элементов И 29 в блоках 2,-2;-1, Б результате на выходах этих элементов появляется нулевой уровень, а на выходах элементов НЕ 28 в блоках 2 - 2. - 1 появляет 1ся единичный уровень. При этом по первому входу блокируется первый конъюнктор, а по шестому входу подготавливается второй конъюнктор элемента И-ИЛИ 30, который передает на выход этого элемента логический уровень с инверсного выхода 0-триггера 26 блоков 2,-2;-1. Тем самым поле старших разрядов при преобразованииизменяется путем инвертирования значение всех разрядов, Таким образом,на первый вход вентиля 27 в каждомблоке преобразования поступает значение соответствующего разряда дополнительного (прямого) кода, полученного из исходного прямого (дополнительного) кода отрицательного числа,При поступлении единичного сигнала выдачи на вход управления 21 на второй вход вентиля 27 в каждом блоке преобразования и первый вход вентиля 25 блока режима поступает единичныи сигнал управления и на выходах 11 и 13 (=1,п) устройства появляется результат преобразования исходного кода в виде знакового разряда изначащей части. При нулевом значении сигнала выдачи все выходные вентили устройства находятся в состоянии высокого сопротивления, отключая информационные выходы устройства от внешних цепей и сохраняя результат преобразования, При поступлении нулевогоуровня на вход сброса 22 происходитсброс в нуль всех Р-триггеров устройства, 1451867При необходимости организации двустороннего преобразования прямогокода в обратный (или наоборот) науправляющий вход 19устройства.подается уровень "0", что определяетпоявление нулевого уровня на выходеэлемента И 29 и единичного уровня навыходе элемента НЕ 28 в каждом блоке преобразования, Тем самым по первому входу блокируется первый конъюнктор и по шестому входу подготавливается второй конъюнктор элемента ИИЛИ 30,Если исходный код представляет положительное число, то (как и в случае с дополнительным кодом) в каждомблоке преобразования по четвертомувходу блокируется второй конъюнктор,а по восьмому входу подготавливается третий конъюнктор элемента И-ИЛИ30, который передает на выход этогоэлемента логический уровень с прямого выхода 0-триггера 26. Тем самымна выходе устройства формируется обратный (прямой) код исходного прямого (обратного) кода положительногочисла.Если исходный код представляетотрицательное число, то (как и в случае с дополнительным кодом) в каждомблоке преобразования по восьмому входу блокируется третий конъюнктор, апо четвертому входу подготавливаетсявторой конъюнктор элемента И-ИЛИ 30,который передает на выход этого элемента логический уровень с инверсного выхода Р-триггера 26. Тем самымна выходе устройства формируется обратный (прямой) код исходного прямого (обратного) кода отрицательногочисла.Формула изобретения Буферный регистр, содержащий блок задания режима и п однотипных блоков преобразования, причем блок задания режима содержит Р-триггер и элемент И, а каждый блок преобразования содержит В-триггер, вентиль с тремя устойчивыми состояниями, при этом первый и второй управляющие входы блока преобразования соединены соответственно с первым и вторым управляющими выходами блока задания режима, о т л и ч а ю щ и й с я тем, что, с целью расширения класса решаемых задач за счет возможности преобразова 5 10 15 20 25 30 35 40 45 вый вход и выход вентиля являются соответственно пятым управляющим входом и информационным выходом блока,информационный вход Б-триггера блоказадания режима является первым управляющим входом блока, а вход сброса и вход синхронизации соединены соответственно с четвертым управляющимвходом блока и с выходом элемента И,являющимся третьим управляюшим выходом блока, 1-й вход элемента И явля 50 55 ния прямого двоичного кода в дополнительный и обратный (или наоборот),блок задания режима дополнительно содержит вентиль с тремя устойчивымисостояниями и в каждый блок преобразования введены элемент НЕ, элементИ, элемент И-ИЛИ, имеющий восемь управляющих входов, причем третий управляющий вход блока соединен с третьим управляющим выходом блока заданиярежима, а четвертый управляющий входс выходом управления выдачей результата, пятый управляющий вход -гоблока преобразования (=1,п) соединен с управляющим выходом (1.+1)-гоблока преобразования, а шестой управляющий вход блока преобразования подключен к входу сброса регистра, в1.-м блоке преобразования (=1,п) информационный вход Б-триггера является информационным входом блока и 1.-минформационным входом регистра, входсинхронизации 0-триггера соединен стреть м управляющим входом блока,прямой выход Р-триггера соединен свторым и седьмым входами элементаИ-ИЛИ, а инверсный выход - с пятымвходом элемента И-ИЛИ и первым входол элемента И, второй вход которогосоединен с первым входом элементаИ-ИЛИ и пятым управляющим входомблока, а выход является управляющимвыходом .-го блока, третий и четвертый входы элемента И-ИЛИ соединеныс первым управляющим входом блока,а восьмой вход - с вторым управляющим входом блока, шестой вход элемента И-ИЛИ соединен с выходом элемента НЕ, вход которого является пятым управляющим входом блока, выходэлемента И-ИЛИ соединен с первым входом вентиля, второй вход которого яв. -ляется четвертым управляющим входомблока, а выход - информационным выходом блока и выходом 1.-го разрядарегистра, в блоке задания режима пер1451867 8ется 1+1)-м управляющим входом блока, блока и соединен с вторым входом венгде =1,2, прямой выход 11-триггера тиля, а инверсный выход является втоге 1 с=12является первым управляющим выходом рым управляющим выходом блока. Составитель В.РешетняРедактор М.Циткина Техред Л.Сердюкова рректор Э,Ланчакова Заказ 7092/5 б Тираж 879ВНШ 1 ПИ Государственного комитета по изоб113035, Москва, Ж, Ра одписное ытиям при ГКНТ ССС 4(5 иям и о кая наб. оиэводственно в полиграфическ предприятие, г, Ужгород, ул, Проектна