Устройство фазирования псевдослучайных последовательностей

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК А 1 19) 04 Ь АСРПю,И-,. и4 ИСАНИЕ ИЗОБРЕТЕН АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(088.8)детельство СССЬ 7/02, 1970,тельство СССРЬ 7/02, 1974. СУДАРСТВЕННЫЙ КОМИТЕТ СССРДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ(54) УСТРОЙСТВО ФАЗИРОВАНИЯ ПСЕВДОСЛУЧАЙНЫХ ПОСЛЕДОВАТЕЛЪНОСТЕЙ(57) Изобретение относится к электросвязи и обеспечивает фазированиепсевдослучайных последовательностейс кратными и некратными периодами следования. Устр-во содержитК каналов обработки (КО) 1 псевдослучайных последовательностей,блок 2 сумматоров по модулю два, (Ю) блоков обработки (БО)3 псевдослучайных последовательностей. Каждый иэ Н КО 1 содержитключ 4, регистр 5 сдвига с логич.обратными связями, сумматор 6 по модулю два и управляющий блок 7. Блок2 содержит (Я) сумматоров 8 по модулю два, Каждый из (Ю) БО 3 содержит эл-т И 9 и линию 10 задержки.Блок 7 содержит формирователь (Ф)фронтов, Ф меток времени, анализаторвходного сигнала, счетчик импульсови триггер фазирования. Ф фронтов содержит два инвертора, Р-триггер исумматор по модулю два. Ф меток времени содержит делитель частоты и0-триггер. Анализатор содержит 0 триггер и эл-т И. Счетчик импульсовсодержит три эл-та И и делитель частоты. 5 з,п,ф-лы, 2 ил.81726 2 5 10 15 20 % 25 30 35 40 45 50 55 1 3Изобретение относится к электросвязи и может быть использованодля фаэирования приемного устройства систем передачи данных с псевдослучайными сигналами.Целью изобретения является обеспечение фазирования псевдослучайныхпоследовательностей с кратными инекратными периодами следования,На фиг. представлена схема устройства фазирования псевдослучайныхпоследовательностей; на фиг.2 - схема управляющего блока,Устройство фаэирования псевдослучайных последовательностей содержитН каналов 1 обработки псевдослучайных последовательностей, блок 2 сумматоров по модулю два и Мблоков3 обработки псевдослучайных последовательностей.Каждый из Б каналов 1 обработкипсевдослучайных последовательностейсодержит ключ 4, регистр 5 сдвига слогическими обратными связями, сумма.тор 6 по модулю два и управляющийблок 7.Блок 2 сумматоров по модулю днасодержит Чсумматоров 8 по модулюдна.Каждый из М- блоков 3 обработкипсевдослучайных последовательностейодержиг элемент И 9 и линию 10 задержки.Управляющий блок 7 содержит формирователь 1 фронтов, формирователь 12 меток времени, анализатор13 входного игнала, счетчик 14 импульсон и триггер 15 фазирования,формирователь 11 Фронтов содержитпервый и второй инверторы 16 и 17,Р-триггер 18 и сумматор 19 по модулю дна.формирователь 12 меток времени содержит делитель 20 частоты и Р-триггер 21Анализатор 13 нходного сигналасодержит О-триггер 22 и элементИ 23.Счетчик 14 импульсов содержитпервьй, второй и третий элементыИ 24-26 и делитель 27 частоты.Устройство фазирования псевдослучайных последовательностей ( ПСП) работает следующим образом.На дополнительный вход блока 2сумматоров, являющийся нходом устройства фазиронания псевдослучайныхпоследовательностей, подается входной сигнал н ниде И сложенных по модулю дна ПСП. Этот сигнал беэ изменения проходит через Хсумматоров 8 блока 2 сумматоров, так как на его входы поступакт сигналы "0", С выхода блока 2 сумматоров сигнал псступает на вход И-го каналаобработки, н котором на сумматоре б осуществляется вычитание из И ПСП, сложенньм .по модулю дна, И-й ПСП.С первого выхода 11-го каналаобработки сигнал поступает на 11-1-йканал 1 обработки, где осуществляется аналогичная операция. После обработки в Хканалах 1 обработки на вход перного канала 1 обработки поступает первая ПСП, которая через ключ 4 и регис гр 5 подается на сумматор б. Регистр 5 и сумматор 6 образуют узел проверки на соответствие закону формирования ПСП,Если поступающая на второй вход с сумматора 6 ПСП соответствует закону формирования, то на выходе сумматора 6 будут отсутствовать сигналы ошибки. Отсутствие сигналон ошибки на выходе сумматора 6 регистрируется управляющим блоком 7. Если в течение времени, опре;.:ля.мого =мкостью счетчика 14 управ.хяю.,его блока 7, н,"-. пятый вход ("Сброс"7 с.етчика 14 не поступают си налы ошибки, то счетчик 14 Формирует импулт , который запоминается и триггере 15 1Сигнал "1" с прямого выхгда триггера 15 поступает на ключ 4, В результате чего на вход регистра 5 начинает поступать информация с Выхода логической ;рицательной связи регистра 5, которой,".Вляег;.я сумматор по модулю дна, Регистр 5 авииат работать в режиме формирования ГСП, синфаэной ПСП, поступающей на второй нход сумматора б. Так как на второй вход сумматора 6 лгрная ПСП постугала сдвинутой по ФВ"в относительно этой же ПСП, иступающей на дополнительный вход блока " ,сумматоров, то для исключения ФаэеВОГо сднага с регистра 5 и с выхода сумматора б на линию 10 задержки поступает ряя сдни иутых по Фазе ПСП..,дополнительный фазовый сдвиг н линии О задержки обеспечивает получение на выходе линии 10 задержки нулевого сдвига, т,е, перзая ПСП на вьмоде линии 10 задержки будет синФазна первой ПСП на дополнительномвходе блока 2 сумматоров,С выхода зинин 1 О задержки перваяПСП через открытый элемент И 9 пос 5тупает на соответствующий вход блока 2 сумматоров, в котором осуществляется вычитание из И сложенных помодулю дна ПСП первой ПСП. Аналогично последовательно начинают работатьи другие каналы 1 обработки и насоответствующих Мсумматорах 8обеспечивается последовательное вычитанге всех ПСП, кроме И-й. Поэтомуна вход Я-го канала 1 обработки поступает только И-я ПСП, которая фазируется аналогично остальным, Сигналы, поступающие с вторых выходов соответствующих И каналов 1 обработки,индицируют о Фаэировании соответствующих ПСПУпранляюший блок 7 работает следующим образом,При наличии информации на выходеЛ-триггера 8 формируются задержанные на один такт импульсы и на выходе сумматора 19 формируются одиночные положительные импульсы длительностью н один такт, которые черезвторой иннертор 17 устанавливают всостояние "1" Л-триггер 22, на инверсном выходе которого формируетсясигнал "О", закрывающий элемент И 3,При отсутствии сигнала ошибки делитель 27 не сбрасывается и черезопределенное количество тактов, определяемое емкостью делителя 27,на его выходе формируется сигнал "1поступающий на С-вход триггера 15.Сигналом с прямого выхода триггера 4015 закрывается второй элемент И 25,а на инверсном выходе триггера 15Формируется выходной сигнал о наличии фазиронания.При наличии ошибок (до момента . 45фаэиронания) они поступают через второй и третий элементы И 25 и 26 насорос делителя 27 и сигнал фазиронания не формируется.50При отсутствии входной информации импульсы на выходе второго инвертора 17 не поступают на вход Л-триггера 22, который очередной меткой времени с 1-триггера 21 устанавливается в состояние О , открывая элементн н55 .1 23, через который сигнал метки времени поступает на сброс делителя 27, и сигнал фазиронания не формируется. Таким образом, сигнал фаэированияФормируется при наличии входной информации и отсутствии на информационном входе управляющего блока .игнала ошибок.Формула изобретения1.Устройство Фазиронания псевдослучайных последовательностей, содержащее И последовательно соединенных каналов обработки псевдослучай"ных последовательностей, каждый изкоторых включает последовательносоединенные ключ, регистр сдвига с логическими обратными связями, сумматор по модулю два и управляющий блок, выход которого подсоединен к управляющему входу ключа, первый информационный вход ключа подключен к выходу регистра сдвига с логическими обратными связями, а второй вход и выход сумматора по модулю два и выход управляющего блока являются соответственно входом и первым и вторым выходами канала обработки псевдослучайных последовательностей, о т л и ч а ю щ е е с я тем, что, с целью обеспечения фаэирования псевдослучайных последовательностей с кратными и некратными периодами следования, в него введены блок сумматоров по модулю два и Мблоков обработки псевдослучайных последовательностей, при этом первый и второй входы М- блоков обработки псевдослучайных последовательностей подкгцочены соответственно к второму и дополнительному входам соответствующих Хканалов обработки псевдослучайных последовательностей, выходы блоков обработки псевдослучайных последовательностей подсоединены к соответствующим входам блока сумматоров по модулю два, выход которого подсоединен к входу И-го канала обработки псевдослучайных последовательностей, причем дополнительный вход блока сумматоров по модулю два является входом устройства, а блок сумматоров по модулю два содержит Бпоследовательно соединенных сумматоров по модулю два, первый вход первого сумматора по модулю дна и вторые входы других сумматоров по модулю два являются входами блока сумматорон по модулю дна, нторой вход первого сумматора по модулю дваи выход (11-1)-го сумматора по модулю два являются соответственно дополнительным входом и выходом сумматора по модулю два, а каждый из Мблоков обработки псевдослучайных последовательностей содержит последовательно соединенные линию задержки и элемент И, второй вход которого, вход линии задержки и выход элемента 1 О И являются соответственно первым и вторым входами и выходом каждого иэ Мблоков обработки псевдослучайных последовательностей, при этом в каждом из 8 каналов обработки псевдослучайных последовательностей второй информационный вход ключа и информационный вход управляющего блока объединены с вторым входом сумматора по модулю два, а вход "Ошибка" 2 О и вход "Сброс" управляющего блока и дополнительный выход регистра сдвига с логическими обратными связями являются соответственно первым и вторым дополнительными входами и дополни тельным выходом каждого иэ Ккана" лов обработки псевдослучайных последовательностей.2. Устройство по п.1, о т л и - ч а ю ш е е с я тем, что управляю- ЗО щий блох содержит последовательно соединенные формирователь фронтов, анализатор входного сигнала, счетчик импульсоз и триггер фаэирования, а также формирователь меток времени, первый вход и первый и второй выходы которого подключены соответственно к второму выходу формирователя фрон тов и второму и третьему входам анализатора входного сигнала, второй вход счетчика импульсов подключен к прямому выходу триггера фаэирования, причем первый вход формирователя , фронтов, второй вход формирователя фронтов, объединенный с вторым вхо дом формирователя меток времени и третьим входом счетчика импульсов, четвертый вход счетчика импульсов, пятый вход счетчика импульсов, объединенный с 8-входом триггера фаэирования, и инверсньй выход являются соответственно информационным и тактовым входами, входом "Ошибка", входом "Сброс" и выходом управляющего блока.3. Устройство по п.2, о т л и ч а ю щ е е с я тем, что формирователь фронтов содержит последовательно соединенные первый инвертор, О-триггер, сумматор по модулю два, второй вход которого подключен к 0-входу Р-триггера, и второй инвертор, причем Р-вход Р-триггера, вход и выход первого иннертора и выход, второго инвертора являются соответственно первым и вторым входами и вторым и первым выходами формирователя фронтов. 4. Устройство по п.2, о т л и ч а ю щ е е с я тем, что формирователь меток времени содержит последовательно соединенные делитель частоты и Р-триггер, причем вход делителя частоты, Б-вход,прлисй и обратный выходы В-триггера являются соответственно вторым ипервым входами и первыми вторым выходами формирователя меток времени.5. Устройство по п.2, о т л и - ч а ю щ е е с я тем, что анализатор входного сигнала содержит последовательно соединенные й-триггер и элемент И, причем Б-вход и С-вход Р-триггера и выход элемента И являются соответственно первьм и вторым входами и выходом анализатора входного сигнала.6. Устройство по и., о т л и - ч а ю щ е е с я тем, что счетчик импульсов содержит последовательно еоединенные первый, второй и третий элементы И и делитель частоты, причем первый вход первого элемента И, объединенный с тактовым входом делителя частоты, второй вход первого элемента И, первый вход второго элемента И, второй и третий входи третьего элемента И и выход делителя частоты являются соответственно трет им, четвертым, вторим, первым и пятым входами и выходом счетчика импуьсов.:3035,ектн роивводственно-полиграфическое предприяти, г.ужгород Тираж 660 Государственного ам изобретений и осква, Ж, Рау омитета ССткрытийкая цаб.,