Следящий аналого-цифровой преобразователь

,.ЯО 122828 03 М 1 ПИСАНИЕ ИЗОБРЕТЕНИЯ ГОСУДАРСТВЕННЫЙ НОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(21) 3719939/24-24 (22) 02,03,84 (46) 30.04,86. Бюл. У 16 (72) М.М,Гельман (53) 681.325(088.8) (56) Преобразование информации в ана- лого-цифровых вычислительных устройствах и системах, Под ред. Г.М.Петрова. И.: Машиностроение, 1973.Шляндин В,М, Цифровые измерительные устройства, М.: Высшая школа, 1981, с. 263; 264, рис. 4.16. (54) СЛЕДЯЩИЙ АНАЛОГО-ЦИФРОВОЙ ПРЕОБРАЗОВАТЕЛЬ (57) Изобретение относится к технике непрерывно-дискретного преобразования и предназначено .для построения следящих аналого-цифровых преобразователей подекадного уравновешивания с параллельным контролем результата кодирования повышенного быстродействия. Изобретение позволяет повысить быстродеиствие и осуществитьконтроль результатов кодирования засчет введения в следящий аналого-цифровой прЕобразователь, содержащийтактовый генератор 12, первую декадупреобразования, первый компаратор,иэлементов НЕ 18-118-(п)первой группы, третьего 9, четвертого 14, пятого 15 элементов И, счетчика 17, идекад преобразования.С началом нового цикла преобразования и появлением единичного сигналана выходе элемента 9 И разрешаетсяпередача тактовых сигналов черезэлемент 14 И на вход счетчика 17,емкость которого равна максимальному числу тактов уравновешивания.С появлением нулевого сигнала конца изменения подсчет тактовых сигналов счетчиком 17 прекращаетсяПрипереполнении счетчика 17 и наличииидентичного сигнала элемента 9 И на228282 ЗО выходе элемента 15 И будет сформирован единичный сигнал-признак ошибки преобразования, который анализируется процессором, При систематическом появлении какого-либо из сигналов признака рассогласования Изобретение относится к техникенепрерывно-дискретного преобразования и предназначено для построенияследящих аналого-цифровых преобразователей подекадного уравновешиванияс параллельным контролем результатакодирования повышенного быстроцействия.Цель изобретения - повышение бысгродействия и достоверности осуществления контроля результатов кодирования.На фиг. представлена блок-схемаследящего аналого-цифрового устрой ства; на фиг.2 - блок-схема логиче:кого блока.Следящий аналого-цифровой преоб)азователь содержит входную шину 1,щнодекадньге цифро-аналоговые пре)брязователи 2-12-п и источникиопорного напряжения 3-13-п, первые компараторы 4-14-п, вторыекомпараторы 5-15-п, логическиеблоки 6-16-п, первые элементыИ 7-17-п, вторые элементыИ 8-18-п, третий элемент И 9,однодекадные реверсивные счетчики10-110-п, триггеры 11 - 111-п,тактовый генератор 12 элементыНЕ 13-3-(и) первой группы,четвертый элемент И 14, пятый элемент И 15, шестые элементы И 16-11 б-п, счетчик 17, элементыНЕ 18-118-п второй группы, шину19 запуска, шину 20 сигнала концаизмерения, шину 21 сигнала ошибки.Логические блоки 6-16-п выголнецы ца элементах НЕ 22, ИЛИ 23,задержки 24,Устройство работает следующимобразом,В исходном состоянии выходные.ямым блокируется передача такто;ьгх сигналов через элементы И 7-1и 8-8-г 1 ця соответствукгггие ця первом выходе логических блоков6-16-гг совместно с сигналом огпибки могут быть приняты меры по устранению отказа. При случайном сбоеошибочный результат в процессор несчигывается. 1 з.п, ф-лы, 2 ил,входы однодекадных реверсивных счетчиков 10-110-п, Содержимоесчетчика 17 однодекадцых реверсивных счетчиков 1 О-О-и в исходном состоянии произвольно,По внешнему сигналу запуска (шиця 19) триггера 11и устанавливаются в единичные сосгояция,деблокируя элементы 1 16-11 б-г,.ОАЦП работает по гринципу уравновешивания измеряемОй величины подекадно (декадами различных ступеней) изменяющимся напряжением, формируемым однодекадцыми, различногоразряда ЦАП 2-12-г управляемымисоответствующими одцодекадцыми реверсивцыми счетчиками О-п.Быходное напряжение ЦАП каждогопосггедующего более младшего разряда суммируется с напряжениями ЦАПпредыдущих старших разрядов,Б процессе уравцовепгивания навыходе каждого из ЦАП устацявливается напряжение, эквивалентное значениям соответствующих десятичных разрядов кода измеряемой величины.К выходу каждого из ЦАП подключены два компаратора 4-1 и 5-, где ,=1 п,При этом опорное напряжение каждого компаратора 5 смещено относительно напряжения ЦАП на величину напряжения, эквивалецтную единице данного разряда ЦАП. 1 япряжения смещения заданк источниками 3-13 - и,1 яждый компярятор выдает еди - цичгц:пг сигггял, если напряжение ца его опорном входе превьппает измеряемое или равно ему.Каждая пара компаряторов 4-" и5-з. контролирует равенство или неравенство измеряемой величины установленному значению уравцовегпивающего напряжения ца уровне значенийа 45соответствующих разрядов кодл, полученных в предыдущем ггикле преобразованияг а также этому же цапряже 122828255 нию ЦАП, но увеличенному на величину, равную 10Если текущее очередное значение данного и более старших разрядов кода измеряемой величины осталось равным полученному в предыдущем отсчете (цикле преобразования), то компаратор 4 (на выходе данного ЦАП) сохраняет неизменным нулевое значение своего выходного сигнала, а компаратор 5 - единичное значение.Сигналы компараторов анализируются в логических блоках 6-16-п. Если сигнал компаратора 4- нулевой, а компаратора 5- единичный, то на первом выходе логического блока 6- сигнал равен нулю (сигнал признака нулевого рассогласования). Этим нулевым сигналом, переданным через элемент И 16-, блокируется передача тактовых сигналов генератора 12 через элементы И 7- и 8- в счетные ,цепи реверсивного счетчика 15-, управляющего данным ЦАП.Если очередное текущее значение измеряемой величины превышает опорное напряжение, установленное в предыдущем цикле отсчета на входе компаратора 5- данного ЦАП 2-, то этот компаратор 5- изменяет выходной сигнал на нулевой, На первом выходе соответствующего логического блока 6- при этом появляется единичный сигнал (нулевой сигнал компаратора 5- инвертируется элементом НЕ 22), которым элементы И 7- и 8- подготовлены к передаче тактовых сигналов. При укаэанном превышении уравновешивающего напряжения измеряемым (недокомпенсации измеряемого напряжения) на уровне данного разряда кода сигналом соответствующего компаратора 5-, инвертирован- . ным на единичный элементом НЕ 22 данного блока анализа и переданным с второго выхода этого логического блока 6- анализа в связанный с ним элемент И 7-, разрешается передача тактовых сигналов на вход прямого счета данного счетчика 10-, По тактовым сигналам начинается увеличение напряжения ЦАП 2- данного разряда, С появлением единичного сигнала компаратора 5-, включенного в цепи ЦАП данного, разряда, сигнал признака рассогласования на первом выходе логического блока 6-х становится нулевым, блокируется передача тактовых сиг 5 10 15 20 25 30 35 40 45 50 налов на вход прямого счета счетчика данного ЦАП и рост уравновешивающего напряжения ступенями данного разряда прекращается.Если текущее значение измеряемого напряжения оказалось меньше напряжения ЦАП 2- данного разряда, установленного в предыдущем цикле, то выходные сигналы компараторов 4- и 5- на выходе данного ЦАП 2- станут единичными. При этом соответствующий логический блок 6- на своем первом выходе также формирует единичный сигнал признака рассогласования. Но из-за перекомпенсации единичным сигналом соответствующего компаратора 4-, переданным через третий выход данного логического блока 6-х в подсоединенный к этому выходу элемент И 8-, разрешается передача тактовых сигналов на вход обратного счета счетчика 10-, управляющего данным ЦАП. Напряжение на выходе этого ЦАП 2-х по мере поступления тактовых сигналов начинает уменьшаться. Когда это напряжение станет меньше измеряемого, соответствующий компаратор 4-1 изменяет единичный сигнал на нулевои, блокируется поступление тактовых сигналов на вход обратного счета данного однодекадного реверсивного счетчика 10-,и уравновешивание на уровне данного разряда кода завершается.С завершением уравновешивания в предалах данной декады и изменением сигнала признака рассогласования с единичного на нулевой на выходе элемента И 16- переключается по третьему входу соответствующий триггер 11-х, который блокирует связанный с ним элемент И 16-. Это исключает возможность колебательного процесса в случае шума и позволяет зафиксировать установившееся значение кода для его последующего считывания из однодекадных реверсивных счетчиков в процессор, Элемент НЕ 18-х предназначен для получения требуемого логического значения 0-1.сигнала переключения триггера по третьему входу.При рассогласовании в пределах декады предыдущего старшего разряда единичный сигнал признака этого рассогласования на первом выходе логического блока 6- анализа в данной декаде инвертируется соответ12282 3ствующим элементом НЕ 13-(-1). Нулевой сигнал элемента НЕ 13-(1-1) при этом блокирует возможность уравновешивания в пределах декады соседнего младшего разряда до завершения уравновешивания в пределах,цекады предыдущего разряда. Кроме того, сигналы элементов НЕ 13-(-1) подготавливают соответствующие элеиенты 16- к работе (блокируют или 1 О деблокируют их) до появления сигнала запуска.В процессе уравновешивания возможно изменение знака рассогласования в отдельных разрядах по мере измене пя напряжения ЦАП предыдущих старших разрядов, При этом изменяются логические значения выходных сигналон соответствующих компараторов 4- и 5- с сохранением единичного 20 сигнала признака рассогласования на нервом выходе соответствующего логического блока. При указанном изменении сигналов компараторов возможен кратковременный паразитный импульсный выброс на выходе элемента ИЛИ 23 блока анализа. Для его устранения и исключения тем самым его передачи н другие элементы устройства в логическом блоках 6- ис пользован элемент задержки 24. Длительность задержки элемента 24 превышает несколько продолжительность паразитного импульса с тем, чтобы его появление не привело к изменению з 5 установленного единичного сигнала на первом выходе данного логического блока.Сигнал признака рассогласования иладшего разряда кода после запус ка ЛПП через элемент И 15 передается на шину 20. Изменение единичного значения этого сигнала на нулевое являе гся признаком конца цикла пресбразования. По этому сигналу код 45 измеряемой величины с выходов всех счетчиков 10-110-п.считывается н процессор, После завершения считывания процессор Формирует очередной сигнал запуска АЦП, 50Очередной цикл преобразования после поступления сигнала запуска начинается лишь при наличии сигнала рассогласования хотя бы в блоке анализа младшего разряда. 55С началом нового цикла преобразования и появлением единичного сигнала на выходе элемента И 9 разрешается передача тактовых сигналов через элемент И 14 на вход счетчика 7, емкость которого равна максимально возможному числу тактов уравновешивания АЦП, увеличенному на единицу. С появлением нулевого сигнала конца измерения подсчет тактовых сигналов счетчиков 17 прекращается и при очередном запуске АЦП этот счетчик сбрасывается в нулевое состояние.При переполнении счетчика 7 и наличии единичного сигнала элемента И 9 на выходе элемента И 15 формируется единичный сигнал (признак ошибки преобразования), который анализируется процессором. При систематическом появлении какого-либо из сигналов признака рассогласования (первый выход блоков 6-1 б-п совместно с сигналом ошибки) могут быть приняты меры по устранению отказа. При случайном сбое ошибочный результат н процессор не считывается,Формула и з обретения.Следящий аналого-цифровой преобразователь, содержащий тактовый генератор, первую декаду преобразования, выполненную на первом и втором элементах И, триггере, однодекадных реверсивном счетчике и цифроаналоговом преобразователе, первые входы которого соединены с ныходаии однодекадного реверсивного счетчика, а выход - с первым входом первого компаратора, второй вход которого является входной шиной, выход второго элемента И соединен с первым входом однодекадного реверсивного счетчика, о т л и ч а ю щ и й с я тем, что, с целью повышения быстродейстния и достоверности результатов преобразования, в него введены иэлементов НЕ первой группы, третий, четвертый и пятый элементы И, счетчик, идекад преобразования, выполненных аналогичнс первой, а н каждую 1-ю декаду преобразования введены шестой элемент И, элемент НЕ второй группы, второй коипаратор, источник опорного напряжения, логический блок, первый вход которого соединен с выходом первого компаратора, второй вход - с выходом второго компаратора,первый.вход которого является входной шиной, второй вход через источник опорного напряжения соединен с выходом1228282 та И 1-й-декады преобразования и третьими входами первых и вторых элементов И (д+1)-х декад преобразования, первым входом четвертого элемента И и соединен с выходом тактового генератора, второй вход четвертого элемента И объединен с первым входом пятого элемента И, соединен с выходом третьего элемента И и является шиной сигнала Конец измерения , выход четвертого элеменита И соединен с вторым входом счетчика, выход которого соединен с вторым входом счетчика, выход которого соединен с вторым входом пятого элемента И, выход которого является шиной "Сигнал ошибки", первый выход,. третьего элемента И соединен с инверсным выходом триггера первой декады преобразования, второй входс первым выходом логического блока первой декады преобразования. 2. Устройство по п. 1, о т л и - ч а ю щ е е с я тем,что логический блок выполнен на элементах задержки, НЕ, ИЛИ, первый вход которого является первым входом и третьим выходом логического блока, второй вход соединен с выходом элемента НЕ и является вторым выходом логического блока, вход элемента НЕ является вторым входом логического блока, первым выходом которого является выход элемента задержки, вход которого подключен к выходу элемента ИЛИ. оставитель Л. ехред И.Верес цов ректор Т. Колб актор Т.Митейко Тираж 81 босударственного коми лам изобретений и о осква, Ж, Раушск аказ 229 Подписноетета СССРкрытий ВНИИ и 1303роизводственно-полиграфическое предприя однодекадного цифроаналогового преобразователя, второй вход которого,кроме однодекадного цифроаналогового преобразователя п-й декады преобразования, где п - старшая декада преобразования, соединен с выходомцифроаналогового преобразователя(+1)-й декады преобразования, приэтом первый выход логического блокасоединен с первым входом шестогоэлемента И, второй вход которого,кроме элемента И п-й декады преобразования, через элемент НЕ первойгруппы соединен с первым выходомлогического блока (д+1)-й декадыпреобразования, третий вход объеди-нен с первым входом триггера и соединен с его инверсным выходом, вторые входы триггеров всех декад преобразования объединены между собойи с первым входом счетчика и являются шиной "Запуск", третий вход триггера каждой декады преобразованиясоединен с выходом элемента НЕ второй группы, вход которого объединенс первыми входами первого и второго элементов И и соединен с выходомшестого элемента И, причем выходпервого элемента И соединен свторым входом однодекадного реверсивного счетчика, второй вход соединен с вторым выходом логическогоблока, третий выход которого соединен с вторым входом второго элемента И, третий вход которого объединен с третьим входом первого элеменд. 4/5жгород, ул Проектная, 4