Устройство для поверки фазометров

.25/ 1)4 ЫТИЙ ОП ЗОБРЕТ 11 У ий лит М.К. Чмых тельство СССР 25/04, 1981, льство СССР К 25/04, 1983 ПОВЕРКИ ФАЗОается радио использова 3 ил,СУДАРСТВЕННЫЙ НОМИТЕТ СС ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНР АВТОРСКОМУ СВИДЕТЕ,ЯО 1226338 А для поверки фазометров низкочастотного и инфранизкочастотного дианазонов. Цель изобретения - упрощениеустройства и обеспечение программного управления. Устройство содержит задающий генератор 1, счетчик2, коммутатор 3, последовательносоединенные в обоих каналах оперативные запоминающие элементы 4 и 5,регистры 6 и 7.Цифроаналоговые преобразователи 8 и 9, аттенюаторы10 и 11, регистры кода ослаблениясигнала 12 и 13, регистратор 14 кода частоты, вычислительный блок 15,блок управления 16, шины 17, 18 иИзобретение относится к электрорадиоизмерениям и может быть использовано для поверки Фазометров низкочастотного и инфранизкочастотногодиапазонов,Ьелью изобретения янляется упрощение устройства и обеспечение возможности программного управления,На Фиг.1 приведена структурнаясхема устройства," на фиг. 2 и 3структурные схемы возможных вариантон реализации вычислительного блокаи блока управления,Устройство (фиг.1) содержит последовательно соединенные частотозадаюший генератор 1, счетчик 2 и коммутатор 3, последовательно соединенные н обоих каналах оперативныезапоминающие элементы 4(5), регистры б(7), цифроаналоговые преобразователи 8(9) и аттенюаторы 10(11),с подключенными к ним регистрами12(13) кода ослабления сигнала, регистр 14 кода частоты, соединенныйс частотозадающим генератором 1,выход которого соединен с управляющими нхоцами регистров б и 7 обоихканалов, вычислительный блок 15 иблок 16 управления, которые соединены друг с другом двунаправленнойшиной 17 управляющих сигналов, шиной 18 адреса и двунаправленнойшиной 19 данных., к которой такжеподключены информационные входы оперативных запоминающих элементов 4и 5 регистров 12 и 13 кода ослабления сигнала и регистра 14 кода ча,стоты, которые входами записи соединены с соответствующими выходамиблока 16 управления, соединенноготакже с входом управления коммутатора 3, второй информационный вход которого соединен с шиной 18 адреса,а.выход - с объединенными адреснымивходам 1 оперативных запоминающих эле"м,.атонВычислительный блок 15 (фиг,2)1,со,цержит микропроцессорный модуль0 поссяьно 1 и зяпоминяющии элемент21, дешифратор 22 и оперативный запоминающий элемент 23, адресные выходь 1 микропроцессорного модуля 20подключены к адресным входам постоянного 21 и оперативного 23 запоминающих элементов, входам дешифратора 22 и шине 18 адреса устройства,информационные входы-выходы микропроцессорного модуля 20 соединены с информационными входами-выходами оперативного запоминающего элемента 23 и выходами постоянного запоминающего элемента 21, которые соединены управляющими входами с выходами дешифратора 22 и выходами "Запись",Чтение" микропроцессорного модуля 20, входы-выходы управляющих сигналов которого соединены с шиной 17 управляющих сигналов устройства.Блок 16 управления (фиг.3) содержит дешифратор 24, к выходам которого подключен блок элементов И 25(элементы 25-1-25-8), элемент ИЛИ 26115 КБ-триггер 27, элемент 28 сброса,соединенный выходом с первым входомэлемента ИЛИ 26, второй вход которого соединен с выходом элемента25-8, а выход с К-входом КЯ-триггера20 27 Я - вход которого соединен свыходом элемента И 25-7. В блок упранления входят также элемент 29 индикации и соединенные друг с другом пульт 30 управления, регистр 31 и Формирователь 32, при этом управляющий вход элемента 29 индикациигоединен с выходом элемента 25-1,а его информационные входы и выходыразрядов регистра 31 соединены сшиной 19 данных устройства, входы дешифратора 24 соединены с шиной 18 адреса устройства выходы формирователя 32, элемента 28 сброса, вход записи регистра 31 и вторые входы элементов И 25 соединены с шиной 17 управляющих сигналов устройства,Устройство работает следующим образом.В блох 16 управления вводят па раметры, определяющие количество спектральных составляющих, значения их амплитуд, частот и Фаз в Формируемых выходных сигналах. Эта информация по шине 19 данных вводится в вычислительный блок 15, который определяет необходимые значвния частоты частотозадакццего генератора 1 и коэффициентов ослабления аттенюаторов 10 и 1 1 и записывает соответствующие им управляющие коды в регистр 14 кода частоты и регистры 12 и 13 кода. ослабления частоты.Далее по команде с вычислительного блока 15 блок 16 управления Формирует сигнал управления коммутатором 3, который подключает адресные входы оперативных запоминающих элементон 4 и 5 к шине 18 адреса вы.1226числительного блока 15, В вычислительном блоке 15 формируются отсчеты выходных сигналов, которые по шине 19 данных поочередно записываются в оперативные запоминающие элементы 5 4 и 5, Число отсчетов сигнала за период (И) и их разрядность определяют объем памяти, выбираемый исходя из требуемой точности задания фазового сдвига. Минимальный дискрет 10 изменения Фазы не:зависит от числа адресуемых ячеек памяти и определяется разрядностью оперативных запоминающих элементов 4 и 5, регистров 6 и 7 и цифроаналоговых преобразователей 8 и 9.По окончании записи блок 16 управления переводит оперативные запоминающие элементы 4 и 5 в режим чтения и подключает через коммутатор 2 О 3 их адресные входы к выходам разрядов счетчика 2. Текущий код счетчика 2 объемом И определяет адрес последовательно считываемых ячеек оперативных запоминающих элементов 4 и 5, 25 содержимое которых по сигналу частотозадающего генератора 1 записывается в регистр 6 (7) соответствующего канала и далее с помощью ЦАП 8 и 9 преобразуется в аналоговые сигналы, подаваемые через аттенюаторы 10 и 11 на выходы устройства. Амплитудный ч Фазовый спектр этих сигналов соответствует исходным параметрам, введенным в вычислительный блок 15.35При изменении одного из параметров сигнала в блоке 16 управления формируется управляющий сигнал, поступающий на вычислительный блок 15 по шине 17 управляющих сигналов, по которому выполняются все описанные подготовительные операции и осуществляется перезапись одного или обоих оперативных запоминающих эле 45 ментов 4 и 5. Структура вычислительного блока 15 и блока 16 управления зависит от используемой элементой базы.Наиболее перспективны реализация 50 вычислительного блока 15 на основе микропроцессора, Типовая структурная схема микропроцессорного вычислительного блока минимальной конфигурации показана на фиг.2. 55В постоянном запоминающем элементе 21 хранятся программы и константы, в оперативном запоминающем эле 338 4менте 23 текущая информация, выбор соответствующего элемента осуществляется по сигналам дешифратора 22.Микропроцессорный модуль 20 выполняет обработку и обмен информацией и связан с устройством системой адресных (шина 18 адреса), информационных (шина 19 данных) и управляющих шин (шина 17 управляющих сигналов). Шина 17 управляющих сигналов может включать в себя сигналы записи, ввода, вывода (выходные) и запроса прерывания и сброса (входные).Блок 16 управления (фиг.3) выполняет функции формирования управляющих сигналов, необходимых для организации обмена информацией между вычислительным блоком 15 и внешними по отношению к нему устройствами, а также ввода информации с пульта управления и визуального контроля (индикации ) вводимых данных и данных с вычислительного блока 15.Сигналы обращения (записи) к оперативным запоминающим элементам 4 и 5, регистрам 12 и 13 кода ослабления сигнала и регистру 14 кода частоты Формируются путем дешифрирования кода адреса соответствующего элемента (дешифратор 24) и конъюкции его выходных сигналов с сигналами записи, вывода с вычислительного блока 15 (блок элементов И 25).Аналогично формируются два сигнала на выходах электров 25-7 и 25-8, управляющие КЯ-триггером 27, выходной сигнал которого определяет направление передачи информации через коммутатор 3. С помощью элемента 28 сброса производится начальная установка вычислительного блока 15 и КБ-триггера 27.В регистре 31 хранится информация о параметрах сигнала и режиме работы устройства, вводимая с пульта 30 управления. По сигналу Ввод" эта информация вводится в вычислительный блок 15. Ввод информации производится либо при начальной установке устройства (по сигналу "Сброс" ), либо при изменении состояния клавиатуры пульта 30 управления, вызывающему формирование сигнала запроса прерывания (формирователь 32), поступающего на вычислительный блок 15. Параметры формируемого сигнала иданные о режиме работы устройствамогут выводиться с вычислительногоблока 15 по шине 19 данных на элемент 29 индикации (дисплей). Сигналобращения к нему формируется элементом И 25-1,Изменение параметров сигналов может осуществляться также по программе., заранее записанной в вычислвтельный блок 15 или вводимой в негос пульта 30 управления,Интегральные схемы ОЗУ имеют высокую степень интеграции, а вычислительный блок достаточно просто реализуется на основе микропроцессорныхБИС, В результате исключения большого числа ПЗУ, ЦАП, а такхе накапливающих сумматоров, имеющих небольшую степень интеграции, существенноуменьшается объем аппаратуры, Наличие программно"управляемого вычислительного блока делает устройствофункционально гибким, позволяет вотличие, от известного изменять егопараметры и алгоритм .работы без изменения структуры. Кроме того, дискрет изменения фазового сдвига независит от числа адресуемых ячеекпамяти, что снижает требования к ееобьему.Формул аизобретенияУстройство для поверки фязометра содержащее последовательно соединенные в первом и втором каналах регистр, цифроаналоговый преобразователь и аттенюатор а также частотозадающий генератор, соединенный свходами записи регйстров, о т л ич а ю щ е е с я тем, что, с цельюупрощения устройства и обеспечениявозможности программного управления,в него введены регистр кода частоты,счетчик, коммутатор, два оперативныхзапоминающих элемента два регистракода ослабления. сигнала, блок уп Оравления и вычислительный блок, соединенный с блоком управления двунаправленной шиной управляющих сигналов,шиной адреса и двунаправленной шинойданных, к которой также подключеныинформационные входы регистров кодаослабления сигнала, оперативных запоминающих элементов и регистра кодачастоты, входы записи которых атакже управляющий вход коммутатора ".О подключены к соответствующим выходамблока управления, выходы оперативныхзапоминакщих элементов соединены синформационными входами соответственно регистров первого и второго ф 5 каналов, адресные входы оперативныхзапоминающих элементов объединеныи соединены через коммутатор с выходами разрядов счетчика и шинойадреса вычислительного блока, вход ЗО счетчика соединен с выходом частотозадающего генератора, выходы регистров кода частоты .и кода ослабления сигнала соединены соответственно с, частотозадающим генератором и аттенюатором первого и второго каналов, выходы которых соединены с выходами устройства1226338 Составитель А. БыТехред Л.Олейник тор Г ник . актор Р 72 аказ 2126/43 сква,Проектная,4 роизводственно-полиграфическое пред ие, г. Ужгор ВНИИ по 3035ираГосам арственн обретени ЖР ЮУС 17 фигЗ Подписноего комитета СССРи открытийушская наб., д. 4/5