Выходной узел устройства контроля цифровых блоков

(71) Харьковский ордена Ленина политехнический институт им, В.И.Ле нина(56) Авторское свидетельство СССР В 1018064, кл. 0 01 В 31/28, 1982.Авторское свидетельство СССР У 940090, кл. 0 01 В 31/28, 1980. (54) ВЫХОДНОЙ УЗЕЛ УСТРОЙСТВА КОНТРОЛЯ ЦИФРОВЫХ БЛОКОВ(57) Изобретение относится к контрольно-измерительной технике и мо. жет использоваться при контроле цифровых блоков, имеющих двуна -правленные выводы. Цель изобрете-. ния - расширение функциональных возможностей выходного узла - достигается путем допускового контроля уровней на выводах цифрового блока и воэможности контроля цифровых блоков, имеющих двунаправленные выводы на псевдослучайных входах. Выходной узел устройстваконтроля цифрового блока 1, имеющий двунаправленный вывод 2, содержит входы 4, 5 и 6 . выходы 7 и 8, ключ 9, анализатор логических состояний 1 О с выходами 11 и12, входом 13,3 -триггер 14, элемент задержки 15, формирователь импульсов 16 с входом 17 и выходом18, логический элемент И 19, 1 з.п. ф-лы. 2 ил,Изобретение относится к контроль. но-измерительной технике и может быть использовано при контроле цифровых блоков, имеющих двунаправленные выводы.Цель изобретения - расширение функциональных возможностей выходного узла путем обеспечения допускового.контроля уровней на выводах цифрового блока и возможности контроля цифровых блоков, имеющих двунаправленные выводы на псевдослучайных кодах.На фиг. 1 приведена схема выходного узла устройства контроля, цифровых блоков; на фиг. 2 - схема анализатора логических состояний.Выходной узел устройства контроля цифрового блока 1, имеющего двунаправленный вывод 2, содержит второй 3 и первый 4 входы, третий 5, первый 6, четвертый 7 и второй 8 выходы, ключ 9, анализатор 10 логических состояний с вторым 11 и первым 12 выходами и входом 13, П-триггер 14, элемент 15 задержки, формирователь 16 импульсов с входом 17 и выходом 18, элемент И 19.Анализатор 10 логических состояний содержит первый 20 и третий 21 транзисторы, первый 22 и второй 23 регулируемые источники опорного напряжения, третий 24 и второй 25 резисторы, четвертый транзистор . 26, первый резистор 27, дешифратор 28, второй транзистор 29, четвертый 30, пятый 31 и шестой 32 резисторы, пятый транзистор 33.Выход ключа 9 соединен с первым; выходом 6 выходного узла. С-вход Э-триггера 14 соединен через элемент 15 задержки с первым входом 4 выходного узла, соединенным через формирователь 16 импульсов с б-вхо-дом 2-триггера 14, соединенного выходом с первым входом элемента И 19, с вторым выходом 8 выходного узла и с управляющим входом ключа 9, 2 -входом с первым выходом 2 анализатора 10 логическихсостояний, соединенного вторым выходом с третьим выходом 5 выходного узла, входом 13 - с вторым входом элемента И 19 и с выходом ключа 9, соединенного информациочным входом с вторым входом 3 выходного узла, четвер 45 50 5 10 15 го 25 зо 35 40 тый выход 7 которого соединен с выходом элемента И 19.В анализаторе 10 логических состояний первый регулируемый источник 22 опорного напряжения соединен выходом с базой первого 20 и второго 29 транзисторов, эмиттеры которых соединены между собой, с эмиттером третьего транзистора 21 и с входом 13 анализатора 10 логических состояний, первый 12 и второй 1 выходы которого соединены с соответствующими выходами дешифратора 28, соединенного первым входом, с коллектором первого транзистора 20 непосредственно, через первый резистор 27 - с шиной питания анализатора 10 логических состояний и непосредственно - с коллектором четвертого транзистора 26, соединенного базой через второй резистор 25 с коллектором третьего транзистора 21 и с первым выводом третьего резистора 24, соединенного вторым выводом с общей шиной анализатора логических состояний, эмиттером пятого транзистора 33 и первым выводом четвертого резистора 30, соединенного вторым выводом с коллектором второго транзистора 29 непосредственно, а через пятый. резистор 31 - с базой пятого транзистора 33, соединенного коллектором через шестой резистор 32 с шиной питания анализатора логических состояний и непосредственно - с вто- . рым входом дешифратора 28, выход второго регулируемого источника 23 опорного напряжения соединен с базой третьего транзистора.Выходной узел устройства для контроля цифровых блоков работает следующим образом. В режиме выдачи информации двунаправленный вывод 2 цифрового блока 1 находится в одном из логических состояний ("0" или "1"), ав режиме приема информации - в вы- .сокоимпедансном состоянии, Так как.при испытании цифрового блока 1псевдослучайными воздействиями заранее не известно, в каком изуказанных режимов будет находитьсядвунаправленный вывод, анализрежима проводится после каждогозадания тестового набора. Если врезультате анализа определено, чтодвунаправленный вывод 2 находитсяв режиме приема информации, тоключ 9, через который на двунаправленный вывод 2 подается тестовой набор, открывается и тест поступает с входа 3 устройства через ключ 9 и двунаправленный вывод 2 на цифровой блок 1. Если же в момент анализа двунаправленный вывод 2 находится в режиме выдачи информации, то ключ 9 остается закрытым, тестовой набор не проходит на выход 6 устройства, а информация с двунаправленного вывода 2 подается через элемент И 19 на специальный информационный выход 7 устройства. По переднему фронту положительного импульса, поступающего с входа 4 на вход 7 формирователя 16 импульсов, последний вырабатывает на своемвыходе 18 короткий импульс, который по 5 -входу устанавливает Э-триггер 14 в состояние с единицей на выходе.Единица с выхода П-триггера 14 запирает ключ 4, переводя его выход в высокое импедансное состояние. После этого состояние выхода 6 определяется состоянием и режимом работы двунаправленного вывода 2 цифрового блока 1, подключенного к выходу 6. Определение режима и состояния вывода 2 проводит анализатор 10 логических состояний, который в режиме приема информации выявляет высокоимпедансное состояние вывода 2 цифрового блока 1, поступающее на его вход 13, и на выходе 12 устанавливает сигнал "О". Фронт тактового импульса, поступающий с входа 4, задержанный элементом 15 задержки на время, достаточ,ное для установления режима работы цифрового блока 1 ,завершения переходных процессов) и анализа состояния, записывает "0" с выхода 12 анализатора 10 логических состоянийв 2 -триггер 14, синхросигналом по его С-входу, Логический ноль с выхода Э-триггера 14 открывает ключ 9, и тестовой сигнал проходит с : выхода 6 устройства на двунаправленный вывод 2 цифрового блока 1.1В режиме выдачи информации двунаправленным выводом на выходе 12 анализатора 10 логических состояний формируется логическая единица, которая записывается в 3-триггер 14.Ключ 9 остается закрытым. Тестовой сигнал с входа 3 на выход 6 не про 55 Таким образом, на входах дешифратора 28 присутствует код "10", который преобразуется на его выходах В код 1 1 р по ступающий соо т ветственно на выходы 11 и 12 анаходит. Это исключает нагрузкиключа 9 и двунаправленного вывода2 цифрового блока 1,В режиме выдачи информации сцифрового блока 1 на выходе 8 П -триггером 14 формируется логическая единица которая является синхросигналом для устройства контроляо приеме информации с вывода 2 цифО рового блока 1 для ее анализа, Логическая единица с выхода 2-триггера 14 открывает элемент И 19, и информация с вывода 2 поступает черезэлемент И 19 на выход 7 и регистрируется устройством контроля цифрового блока 1,При появлении на выводе 2 некачественного сигнала, выходящего запределы допуска и лежащего по уров 20 ню в интервале между логическим нулем и единицей, на выходе 1 анализатора 1 О логических состояний появляется сигнал, поступающий на выход 5 выходного узла и свидетельст 25 вующий об отклонении от нормы поуровню выходного сигнала цифровогоблока 1.Анализатор 1 О логических состояний работает следующим образом.Регулируемый источник 22 опорного напряжения выставляется такимобразом, чтобы транзистор 20 быпоткрыт при напряжении на входе 13,не превьппающем верхнего допустимого35значения напряжения логического нуля, Регулируемый источник 23 опорного напряжения выставляется так,чтобы транзистор 21 открывался только при напряжении на входе 13, превышающем нижнее допустимое значениенапряжения логической единицы.Например, на вход 13 подан логический ноль. Транзисторы 21 и 29закрыты и удерживают в закрытомсостоянии транзисторы 26 и 33 соответственно. Закрытый транзистор33 обеспечивает логическую единицу на соответствующем входе дешифратора 28. Логический ноль на входе 13 и на эмиттере транзистора 20открывает транзистор 20, которыйзадает логический ноль на соответствующий вход дешифратора 28.лизатора 10 и означающий отсутствие некачественного логического сигнала и высокоимпедансного состояния соответственноВ случае, если на вход 13 подана логическая единица, транзйстор20 закрыт высоким потенциалом логической единицы на эмиттере. Транзисторы 21 и 29 открыты и токомколлекторов открывают транзисторы 26 и 33 соответственно. Откры -тый транзистор 33 задает логический ноль на соответствующий входдешифратора 28. Открытый транзистор26 обеспечивает логический ноль насоответствующем входе дешифратора28. В результате при логическойединице на входе 13, на входах дешифратора 28 присутствует код "00",который преобразуется на его выходах в код"11" поступающий на выходы 11 и 12 анализатора 10.Если на вход 13 подан промежуточный между нулем и единицей уровеньсигнала от низкоомного напряжениявыход цифрового блока 1), сигнална входе 13, превышающий уровеньлогического нуля, открывает транзистор 29, который током коллектора открывает транзистор 33, который,в свою очередь, задает логическийноль на соответствующий вход дешифратора 28, Транзисторы 21 и 20 закрыты и совместно обеспечиваютединицу на соответствующем им входе дешифратора 28. В результате навходах дешифратора 28 присутствуеткод "О 1", поступающий на выходы 11и 12 анализатора 10 и означающийналичие некачественного логического сигнала и отсутствие высокоимпедансного состояния,Вход 13 подключен к выводу 2 с высокоимпедансным состо ием (или находящемся в обрыве), Высокоомный вывод 2 имеет потенциал, промежуточный между "0" и "1", но не обладает нагрузочной способностью, те. не способен при подключенном резисторе 30 обеспечить транзистору 33 ток база-эмиттер, достаточный для его открывания. В результате транзистор 33 закрыт и задает логическую единицу на соответствующий вход, дешифратора 28, Транзисторы 21 и 20 также закрыты-из-за отсутствия тока база-эмиттер, и, как следст 25 30 35 40 45 50 55 вие, на соответствующем им входедешифратора 28 также присутствуетлогическая единица. При высокоимпедансном состоянии на входе 13и на входах дешифратора 28 присутствует код "11", который преобразуется на выходах дешифратора вкод "10", поступающий на выходы11 и 12 анализатора 10 и означающий отсутствие некачественногологического сигнала и наличие высокоимпедансного состояния на выводе 2 цифрового блока 1.В анализаторе 1 О логическихсостояний резисторы 24, 25, 27,30, 31 и 32 определяют режим усиления транзисторов 21, 26, 29 и33 и формируют их коллекторные ибазовые токи,Формула изобретения 1: Выходной узел устройства контроля цифровых блоков, содержащийключ, соединенный выходом с первым выходом выходного узла,Э -триггер и элемент И, о т л и ч а ющ и й с я тем, что, с целью расширения функциональных возможностейвыходного узла путем обеспечениядопускового контроля уровней на выводах цифрового блока и возможности контроля цифровых блоков, имеющих двунаправленные выводы на псевдослучайных кодах, в него введеныэлемент задержки, формировательимпульсов, анализатор логическихсостояний, причем С-вход Э-триггера соединен через элемент задержкис первым входом выходного узла, соединенным через формирователь импульсов с 5-входом З-триггера, соединенного выходом с первым входомэлемента И, с вторым выходом выходного узла и с управляющим входомключа, 3-вход 3 -триггера соединенс первым выходом анализатора логических состояний, соединенного вторым выходом с третьим выходом выходного узла, входом - с вторымвходом элемента И и с выходом ключа, соединенного информационным входом с вторым входом выходного узла,четвертый выход которого соединен с выходом элемента И,2. Выходной узел по п. 1, о т -л и ч а ю щ и й с я тем, чтоаказ 779/56 730 Тираж Государ лам изо осква, Ж ПодписноССР В твенно о комитет и открыт ушская на по 113035етении35, Р ь д илиал ППП "Патент", г. Ужгород, ул, Проектная анализатор логических состояний содержит первый регулируемый источник опорного напряжения, соединенный выходом с базами первого и второго транзисторов, эмиттеры которых соединены между собой, с эмиттером .,третьего транзистора и с входом анализатора логических состояний, первый и второй выходы которого соединены с соответствующими выходами дешифратора, соединенного первым входом с коллектором первого транзистора непосредственно, через первый резистор - с шиной питания анализатора логических состояний и непосредственно - с коллектором четвертого транзистора, соединенного базой через второй резистор с коллектором третьего транзистора и с первым выводом третьего резистора, соединенного вторым выводом с общей шиной анализатора логических состояний, с эмиттером четвертого транзистора, эмиттером пятого транзистора и первым выводом чет вертого резистора, соединенного О вторым выводом с коллектором второго транзистора непосредственно, а через пятый резистор - с базой пятого транзистора, соединенного коллектором через шестой резистор 5 с шиной питания анализатора логических состоянийи непосредственно-свторым входом дешифратора,выходвторого регулируемого источниканапряжения соединен сбазой третьеготранзистора.