Устройство задержки

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСНИХРЕСПУБЛИН арф Н 03 К 5/ КОМИТЕТ СССРНИЙ И ОТНРЫТИЙ ГОСУД АРСТВЕНН ПО ЕЛАМ ИЗО ЗСЦ г А БРЕТЕОПИСАНИЕ ИЭОБРЕТЕ АВТОРСКОМУ СВИДЕТЕЛЬСТВУ ЙЬ .(56) Авторское свидетельство СССР Кф 635609, кл, Н 03 К 5/13, 1978.Патент Великобритании 9 2013379, кл. С 4 А, 1977.(57) Изобретение относится к импульсной технике, в частности, к устройствам с широким диапазоном электронной регулировки временной задержки информации, устройство может быть использовано в радиолокации при цифровой обработке сигналов. Цель изобретения - расширение диапазона регулирования временной задержки, повышение быстродействия путем исключения счетчика считывания. Устройство содержит генератор 1 счетных импульсов, делитель .2 числа импульсов на два,ЯО 1202045 схему 3 объединения входной 4 и выходной 5 регистры хранения, инвертор6, первую и вторую двухвходовые схемы 7 и 8 совпадения,1 К -триггер (ТГ)9, промежуточный резистр 10 хранения,адресный счетчик 11, регистр 12 хранения адреса, счетный ТГ 13, оперативное ЗУ 14, третью двухвходовую схему15 совпадения, схему 16 сравнения,входные шины 17 установки общей задержки устройства, схему 18 вычитания, входные шины 19. В устройствеосуществляется широкий диапазон регулирования .временной задержки, исключена зависимость величины, определяющей задержку, от сдвига междуадресными счетчиками, повышены точ.ность получаемой задержки, быстродействие и надежность работы устройства. На чертежах, приведенных вописании изобретения, показаны временные диапазоны, поясняющие принципформирования задержки. 3 ил.16 сравнения двух-разрядных двоичных чисел и на адресные р -разрядныевходы схемы 14 оперативного запоминающего устройства. С входных шин17 установки общей задержки устройства через схему 18 вычитания поступает р -разрядное двоичное числообщей задержки на вторую группу входов схемы 16 сравнения чисел, выходкоторой соединен с вторым входомсхемы 15 совпадения . Информационныегп-разрядные данные по входным шинам19 подаются на 3 -входы 1 з -разрядноговходного регистра 4 хранения, выходы которого подключены на Э -входыи-разрядного оперативного запоминающего устройства 14, соединенного своими выходами с входами в-разрядногопромежуточного регистра 10 хранения.Выходы промежуточного регистра 10 хранения подключены на 3 -входы 1 и-разрядного выходного регистра 5 хранения, выходы которого являются выходными шинами 20.25 Устройство задержки работает следующим образом.Импульсы частоты 2 Г, выпаваемыегенератором 1 (Фиг. 3, 2 Р),делятся1пополам на делитель 2 числа импуль сов (фиг. З,Г) и передним фронтомзаписывают с темпом Р в п 1 -разрядный регистр 4 хранения информационные п -разрядные данные, например А,поступающие по входным шинам 19,при 35 этом на выходе регистра 4 храненияустанавливается соответствующаяпоступившая В -разрядная информацияА (фиг, За). Одновременно импульс,записавший информацию во входной 40 регистр 4 хранения, производит следующее: 1) передним фронтом переписывает значение Р -разрядного числа,соответствующее нулевому значениюв начальном состоянии адресного 45 счетчика 11, в р -разрядный регистр12 хранения адреса (фиг. Зб,в), свыхода которого это нулевое р -разрядное число подается на р -разрядныйадресный вход оперативного запоминаю щего устройства 14, и определяетадрес считывания и записи в данныймомент времени, при этом на выходеоперативного запоминающего устройства 14 устанавливается и 1 -разрядная 55 информация, соответствующая поступившему адресу; 2) передним фронтом переписывает значение и -разрядного про-,межуточного регистра 10 хранения в 1 1202045Изобретение относится к импульсной технике, а именно к устройствам с широким диапазоном электронной регулировки, временной задержки инФормации, и может быть использовано 5 в радиолокации при цифровой обработке сигналов.Целью изобретения является расширение диапазона регулировки временной задержки, повышение быстро действия за счет исключения счетчика считыванияНа фиг. 1 приведена общая задержка устройства; на фиг. 2 - функциональаня схема устройства задержки; 15 на фиг. 3 - временные диапазоны,поясняющие принцип формирования задержки.еУстройство задержки содержит20 генератор 1 счетных импульсов, выход которого подсоединен через делитель 2 числа импульсов на два к входу двухвходовой схемы 3 объединения, к тактовому входу и-разрядного входно-го регистра 4 хранения, к тактовому входу Ф в разрядно выходного. регистра 5 хранения; через инвертор 6 к входу первый двухвходовой схемы 7 совпадения; через вторую двухвходовую схему 8 совпадения к счетному входу 3 К -триггера 9, единичный выход которого подключен к второму входу первой двухвходовой схемы 7 совпадения, к тактовому входу и -разрядного промежуточного регистра 10 хранения, к счетному входу р -разрядного адресного счетчика 11 и на второй вход схемы 3 объединения, К тактовому входу Р-разрядного регистра 12 хранения адреса подсоединен выход делителя 2. Выход двухвходовой схемы 3 объединения подключен к счетному входу счетного триггера 13, единичный выход которого подключен к второму входу двухвходовой схемы 8.Выход схемы 7 совпаденияподключен к входу "Запись-считывание"т-разрядного оперативного запоминающего устройства 14, к входу 1 К -триггера 9 и через третью двухвходовую схему 15 совпаденияна вход установки в ноль-разрядного адресного счетчика.ПряОмые-разрядные выходы адресного счетчика 11 параллельно подключены на Р -входы р -разрядного регистра 12 хранения адреса, выходы которого подключены к первой группе входов схемы02045 4 45 50 3 12 выходной и 1 -разрядный регистр Ь хранения (фиг. 3 м,н); 3) через схему 3 объединения поступает на счетный вход счетного триггера 13 и задним Фронтом устанавливает его в единичное состояние (фиг. Зг).Установившись в единичное состояние, счетный триггер 13 разрешает прохождение импульсов частоты 2 Г от генератора 1 через схему 8 совпадения,Первый импульс частоты 2 Р, появившийся на выходе схемы 8 совпадения (фиг. Зд), через схему 3 объединения поступает на счетный вход счетного триггера 13 и задним фронтом устанавливает его в нулевое состояние (фиг. Зг), запрещая тем самым дальнейшее прохождение импульсов частоты 2 Р через схему 8 совпадения. Одновременно этот импульс с выхода схемы 8 совпадения выполняет следующее;1) заднимфронтом записываетв промежуточный и 1 -разрядный регистр 10 хранения ранее установившуюся по нулевому адресу на Э -входах т -разрядную информацию с оперативного запоминающего устройства 14 (фиг. Зм); 2) поступает на счетный вход адресного 1 -разрядного счетчика 11 и по заднему фронту увеличивает на единицу его значение (фиг. Зб); 3) поступает на счетный вход 7 К -триггера 9 и передним фронтом устанавливает его в единичное состояние. Установившись в единичноесостояние, ЗК -триггер 9 разрешает прохождение импульсов от генератора 1 проинвертированной схемой 6 частоты 2 1: (фиг. 3, 2 Р) через схему 7 совпадения, Первый импульс инверсной частоты 2 Е, появившийся на выходе схемы 7 совпадения (фиг. Зж), поступает на К -вход 3 К -триггера 9 и задним Фронтом устанавливает его в нулевое состояние, запрещая тем самымдальнейшее прохождениеинверсных импульсов частоты 2 Г через схему 7 совпадения. Одновременно этот импульс с выхода схемы 7 совпадения поступает на вход схемы 15 совпадения и на вход "За-. пись-считывание" оперативного запоминающего устройства 14 и записывает по ранее установившемуся нулевому адресу поступившую на Р -входы щ -разрядную информацию А с регистра 4 храненияПо входным шинам 17 подается 55 в параллельном коде некоторое двоичное-разрядное число К , определя-. ющее требуемую общую величину времен 5 1 О 15 20 25 30 35 40ной задержки устройства ца =КТ где Т = "( - период. На схеме 18 из заданного р -разрядного числа К общей задержки любым из известных способов вычитается цифра 2 и резулььтат К -2 подается на вторую группу входов схемы 16 сравнения двух р-разрядных двоичных чисел, на первую группу входов которой подаются числа из регистра 12 хранения адреса. Так как общая задержка устройства состоит из суммы задержек на входном регистре 4 хранения, на оперативном запоминающем устройстве 14 и на выходном регистре 5 хранения (фиг. 1), при этом промежуточный регистр 10 дополнительной задержки в общую задержку не вносит, то в схеме 18 должно производиться вычитание из числа К цифры 2 для правильного выбора длительности задержки в схеме 14 оперативного запоминающего устройства путем установки адреса на ее адресных входах, равного в данном случае числу К. После прихода Кимпульса частоты Г (фиг. З,Р), из частоты 2 Г генератора 1 на выходе схемы 8 совпадения формируется импульс К -2 (фиг. Зд), который задним фронтом в адресном счетчике 11 устанавливает число К -2 (фиг. Зб), и пришедший следующий Кимпульс частоты Г (фиг. З,Г) передним фронтом переносит это число в регистр 12 хранения адреса (фиг. Зв), из которого оно подается как на адресный вход оперативного запоминающего устройства 14, так и на первую группу входов схемы 16 сравнения .двух Г -разрядных двоичных чисел, на второй группе входов которой также подано число К -2; Тогда в результате срав 1 нения двух одинаковых чисел на выходе схемы 16 сравнения формируетсяпотенциал (фиг. Зк), разрешающийпрохождение К -1 импульса из схемы 7совпадения (фиг. Зл) через схему 15совпадения, который устанавливаетпередним фронтом адресный счетчик 11в нулевое положение (фиг. Зб). Следующий К импульс частоты Г ( фиг. 3,Г) передним фронтом переписываетнулевое р -разрядное число из адресного счетчика 11 в регистр 12 хранения адреса (фиг. Зв), по которому вэтом же такте Т импульса частоты Г(фиг. Зб) происходит считывание ранее записанной информации А из оперативного запоминающего устройства30 Формула изобретения 40 Устройство задержки, содержащее р -разрядный регистр хранения адреса, оперативное запоминающее устройство,-разрядный адресный счет-45 чик, генератор счетных импульсов, о т л и ч а ю щ е е с я тем, что, с целью расширения диапазона регулировки временной задержки и повышения быстродействия, в него дополни тельно введены делитель числа импульсов на два, двухвходовая схема объединения,п -разрядный входной регистр хранения, и -разрядный выходной Регистр хранения; инвертор, пер вая двухвходовая схема совпадения, вторая двухвходовая схема совпадения,ЭК -триггер, и -разрядные проме 14 в регистр .10 хранения, одновременно нулевое-разрядное число из регистра 12 хранения поступает на схему 16.сравнения, на втором входе которой находится число К, при 5 этом совпадения чисел нет и схема 16 запрещает прохождение импульсов (фиг. Зк) через схему 16 совпадения. Поступивший К +1 импульс .частоты Г (Фиг. З,Г ) переписывает информацию А иэ предварительного регистра 10 хранения в выходной регистр 5 хранения, с выхода которого она подается на выходную шину 20,. Таким образом, через Т -К периодов частоты Е (фиг.З. 15Г) информация появляется на выходе устройства задержки, что и представляет собой установленную ранее задержку а = К Т (Фиг. Зн). Диапазон регулировки величины временной эадерж. ки информации в описываемом устройстве задержки можно изменять в пределах 5 а = (2 +3 ) Т, где : 0,1,2а минимальная задержка приФ 250 есть рни=2 Т,Считывание и запись информации в оперативное запоминающее устройство происходит за один период частоты Г по одному итому же адресу.Таким образом, в предлагаемом устройстве задержки осуществляется регулирование в широком диапазоне временной задержки, исключена зависимость величины, определяющей задержку, от сдвига между адресны ми счетчиками, повышена точность получаемой,задержки, быстродействие и надежность работы устройства. жуточный и выходной регистры х;нния, счетный триггер, третьявходовая схема совпадения, схемасравнения, схема вычитания, причемвыход генератора счетных импульсовсоединен через делитель числа импульсов на два с входом двухвходовойсхемы объединения,с тактовым входоми-разрядного входного регистра хранения, с тактовым входом ги-разрядного выходного регистра хранения, стактовым входом р -разрядного регистра хранения адреса, через инвертор - с входом первой двухвходовойсхемы совпадения, а через вторуюдвухвходовую схему совпадения - ссчетным входом И -триггера, единичный выход которого соединен с вторым входом первой двухвходовой схемысовпадения, с тактовым входом и-разрядного промежуточного регистра хранения, с счетным входом р -разрядного адресного счетчика, с вторымвходом двухвходовой схемы объединения, выход которой соединен с счетным входом счетного триггера, единичный выход которого соединен свторым входом второй двухвходовойсхемы совпадения, выход первой двухвходовой схемы совпадения соединенс входом "Запись-считывание" оперативного запоминающего устройства,с-входом ЭК-триггера и черезтретью двухвходовую схему совпадения - с входом, установки в "0"р -разрядного адресного счетчика, прямые выходы которого соединены с соответствующими входами р -разрядногорегистра хранения адреса, выходыкоторого соединены с первой группой входов схемы сравнения и с адресными входами оперативного запоминающего устройства, 1 шны установкиобщей задержки через схему вычитания соединены с второй группойвходов схемы сравнения, выход которой соединен с вторым входом третьейдвухвходовой схемы совпадения, входные шины соединены с соответствующими входамиВ -разрядного входногорегистра хранения, выходы которогосоединены с соответствующими входами оперативного запоминающего устройства, соединенного своими выходами с соответствующими входамиь 1-разрядного промежуточного регистра хранения, выходы которого соединены с соответствующими входамиМ-разрядного выходного регистра хранения, при этом его выходы соединены с выходными шинами, а выход1 Ж К рапи ь Г. гуно Состав Техред Цитки едакт Корректор,И. Самборска Заказ 810 Тираж 871 ПодСР о ВНИИПИ Государственного комитета по делам изобретений и открытий113035, Москва, Ж, Раушская наб. лиал ППП "Патент", г. Ужгород, ул. Проектная, 4 ц гг Г а 1202045 83 К -триггера соединен с вторым входомвторой двухвходовой схемы совпадения. 0 ЪцОЯ ьойржка - +и+/ (бцп Фиг.l