Запоминающее устройство с автономным контролем

Номер патента: 1161994

Авторы: Горшков, Малецкий

ZIP архив

Текст

СОЮЗ СОВЕТСКИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИК Я 29 Д.О 5 С аЪ са.14Васса са аф.а ас 2 ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССР10 ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТКРЫТИЙ ОПИСАНИЕ ИЗОБР К АВТОРСКОМУ СВИДЕТЕПЪСТ(56) 1. Авторское свидетельство СССР9 556501, кл. С 11 С 29/00, 1977.2. Авторское свидетельство СССР .У 926726, кл. С 11 С 29/00, 1982(54)(57) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВОС АВТОНОМНЫМ КОНТРОЛЕМ, содержащееадресный накопитель, формировательадресных сигналов, входной регистр,блок кодирования, блок коррекции,сумматоры по модулю два и выходнойрегистр, причем одни из входов адресного накопителя соединены с выходами формирователя адресных сигналов, а другие входы - с выходамивходного регистра, сдни из входовкоторого подключены к выходам блока кодирования, первые и вторые входы сумматоров по модулю два соединены содтветственно с входами и содними из выходов блока коррекции,а выходы - с входами выходного регистра, одни из выходов которогоявляются выходами устройства, другие входы входного регистра соединены с входами блока кодирования и являются информационными входами устройства, о т л и ч а ю щ е е с ятем, что, с целью повышения достоверности контроля и быстродействия .устройства, в нео введены ассоциативный накопитель, группы элементов И, группы элементов ИЛИ, коммутаторы, дешифраторы и элементы НЕ,причем первые входы элементов ИЛИервой группы соединены с выходамиэлементов И первой группы, первыевходы которых подключены к выходамэлементов НЕ, а вторые входы - к выходам адресного накопителя, выходыэлементов ИЛИ первой группы соединены с входами блока коррекции, однииз входов ассоциативного накопителяподключены соответственно к другимвыходам блока коррекции и к выходампервого коммутатора, входы которогосоединены с выходами элементов ИЛИвторой группы, первые входы которыхподключены к выходам входного регистра, а вторые входы - к выходам элементов И второй группы, первые входы которых соединены с другими выходами выходного регистра, а вторыевходы - с одними из выходов блокакоррекции, вторые входы элементовИЛИ первой группы подключены к выходам второго коммутатора, вх ды которого соединены с одними из выходовассоциативного накопителя, другиевходы и выходы которого подключенысоответственно к выходам формирователя адресных сигналов и к входам дешифраторов, выходы которых соединены суправляющими входами первого и второго коммутаторов и входам элементовИЛИ третьей группы, выходы которыхподключены к входам элементов НЕ,30 5 Изобретение относится к вычислительной технике и может быть исполь/ зовано при создании запоминающих устройств на базе интегральных запоминающих устройств.Известно запоминающее устройство с автономным контролем, содержащее накопитель, адресный блок, входной регистр, группы сумматоров по модулю два, блок коррекции информаиции, блок определения кратности ошибок, блок кодирования и выходной регистр Я.Недостатком такого устройства является его низкое быстродействие при возникновении двух и более ошибок в слове. Наиболее близким техническим решением к изобретению является запоминающее устройство с автономнымконтролем, содержащее накопитель,соединенный по входам с адреснымблоком, выходами входного регистраи первыми входами сумматоров по модулю два первой группы, выхоцы накопителя подключены к входам блока коррекции, вторым входам сумматоров помодулю два и первым входам сумматоров по модулю два второй группы,вторые входы которых соединены с 30выходами блока коррекции, выходысумматоров по модулю два первой группы соединены с входами блока определения кратности ошибок, выходы которого соединеныс первой группой входов З 5входного регистра, вторая группа входов которого подключена к шинам записи информации и входам блока кодирования, выходы которого соединеныс третьей группой входов входного 40регистра, соответствующий вход которого соединен с соответствующим входом блока кодирования и шиной записинуля, выходы сумматоров по модулюдва соединены с входами вь 1 ходного 45регистра 2,Однако и данное устройство характеризуется низким быстродействием и недостаточной достоверностью контро ля считываемой информации, так как в нем для исправления ошибок, кратность которых не превышает корректирующую способность кода, требуется два цикла записи и один цикл считывания 55 в режиме записи информации и один цикл считывания в режиме считывания информации. Цель изобретения - повышение достоверности контроля и быстродействияПоставленная цель достигается тем, что в запоминающее устройство с автономным контролем, содержащее адресный накопитель, формирователь адресных сигналов, входной регистр, блок кодирования, блок коррекции, сумматоры по модулю два и выходной регистр, причем одни из входов адресного накопителя сое динены с выходами формирователя адресных сигналов, а другие входы - с вь)ходами входного регистра, одни из входов которого подключены к выходам блока кодирования первые и вторые входы сумматоров по модулю два соединены соответственно с входами и с одними из выходов блока коррекции, а выходы - с входами выходного регистра, одни из выходов которого являются выходами устройства, другие входы входного регистра соединены с входами блока кодирования и являются информационными входами устройства, введены ассоциативный накопитель, группы элементов И, группы элементов ИЛИ, коммутаторы, дешифраторы и элементы НЕ, причем первые входы элементов ИЛИ первой группы соединены с выходами элементов И первой группы, первые входы которых подключены к выходам элементов НЕ, а вторые входы - к выходам адресного накопителя, выходы элементов ИЛИ первой группы соединены с входами блока коррекции, одни из входов ассоциативного накопителя подключены соответственно к другим выходам блока коррекции и к выходам первого коммутатора, входы которого соединены с выходами элементов ИПИ второй группы, первые входы которых подключены к выходам входного регистра, а вторые входы - к выходам элементов И второй группы, первые входы которых соединены с другими выходами выходного регистра, а вторые входы - с одними иэ выходов блока коррекции, вторые входы элементов ИЛИ первой группы подключены к выходам второго коммутатора, входы которого соединены с одними из выходов ассоциативного накопителя, другие входы и выходы которого подключены соответственно к выходам формирователя адресных сигналов ик входам дешифраторов, выходы которых соединены с управляющими входами первого и второго коммутаторов и входами элементов ИЛИ третьей группы, выходы которых подключены к входам элементов НЕ,На чертеже представлена функциональная схема предложенного устрой-. 10 ства,Устройство содержит адресныевходы 1, формирователь 2 адресныхсигналов, адресный накопитель 3, входной регистр 4, блок 5 кодирования.На чертеже обозначены информационныевходы 6 устройства. 15Устройство содержит также первуюгруппу элементо- И 7, первую группуэлементов ИЛИ 8, блок 9 коррекции,группу сумматоров 10 помодулю два,выходной регистр 11 с выходами 12,ассоциативный накопитель 13, содержащий функциональную часть 14 для размещения содержимого отказавших разрядов, признаковую часть 15 для хранения номеров отказавших разрядов ди аргументную часть 16 для запоминания адресов отказавших ячеек накопителя 3, вторую группу элементовИ 17, вторую группу элементов ИЛИ 18,первый 19 и второй 20 коммутаторы,дешифраторы 21, третью группу элементов ИЛИ 22, элементы НЕ 23,На чертеже обозначены входы 24,25, 26 и выходы 27 и 28 ассоциативного накопителя 13.35Предложенное устройство работаетследующим образом,Двоичное кодовое слово, содержащее и разрядов, принимается в регистр 4. При этом 1 разрядов из и(где к ( и) являются информационными,Они поступают по входам 6 как в регистр 4, так и на блок 5, с которого и-к контрольных разрядов подаютсяв регистр 4. Принятое кодовое словозаписывается в чакопитель 3 по адресу, поступившему по входам 1 черезформирователь 2,В режиме считывания информациипри отсутствии ошибок на выходах бло ка 9 нули, следовательно, и в признаковых частях 15 накопителя 13также нули, Это приводит к нулевымсигналам на всех входах деыифраторов 21, а значит, и на всех и выходах каждого из дешифраторов 21. Следовательно, коммутаторы 19 и 20 заперты, а на выходе элементов НЕ 23 единичные сигналы, Считанное из накопителя 3 кодовое слово через открытые элементы И 7, элементы ИЛИ 8 без подмены разрядов поступает на входы блокс 9 и на первые входы сумматоров 10, В силу отсутствия ошибок блок 9 формирует нулевые сигналы на одних из выходов, которые обеспечивают передачу всех разрядов кодового слова через сумматоры 10 без изменения для приема его в регистр 11, из которого информационные разряды выдаются на выходах 12 устройства.При обнаружении первой ошибки -го разряда в режиме считывания по какому-либо адресу на 1-м выходе одних из выходов блока 9 сформирована единица, поступающая на второй вход х-го сумматора 10, где происходит исправление -го разряда слова перед приемом его в регистр 11, Единица из блока 9 поступает также на второй вход 1-го элемента И 1. Надругих выходах блока 9 будет сформирован код номера отказавшего разряда, поступающий на входы частей 15 накопителя 13. С формирователя 2 на входы частей 16 накопителя 13 подается код адреса ячейки, в которой обнаружена ошибка, Адрес ячейки и номер отказавшего разряда записывается в часть 16 и часть 15 соответственно первой ячейки накопителя 13. Код номера -го разряда по-ступает на первый из дешифраторов 21, ьа -м выходе которого формируется единичный сигнал, подаваемый на управляющий вход коммутатора 19.Правильное значение -го разряда с регистра 11 через -й элемент И 17 подается на второй вход -го элемента ИЛИ 18, на первом входе которого нуль, поступающий с регистра 4,С х-го элемента ИЛИ 18 значение-го разряда поступает на коммутатор 19, затем через его выход подается на первый из входов 24 накопителя 13, где это значение запоминается в части 14 первой ячейки,сПри повторном обращении к накопителю 3 по данному адресу с" цельюсчитывания .слова происходит обращение и к первой ячейке накопителя 13,С его части 15 и части 14 считываются код номера -го разряда и правильное значение информации -го разряда соответственно. Код номера разряда через соответствующие выходы 28 по 116199410 ступает на первый иэ дешифраторов21, на его 1-м выходе формируетсяединичный сигнал, подаваемый на уп равляющий вход коммутатора 20 и навход ь-го элемента ИЛИ 22, Нулевой 5сигнал с выхода -го элемента НЕ 23группы закроет -й элемент И 7, чемзапрещается прохождение неправильного значения х-го разряда с накопителя 3. Правильное значение х-горазряда через первый из выходов 27накопителя 13 и коммутатор 20 поступает на -й элемент ИЛИ 8, где подменяет неправильное значение 1-горазряда, считанного с накопителя 3, 5На регистр 11 и блок 9 при этомподается правильное значение кодового слова,Если в цикле записи потребуетсязапись новой информации по данному 20адресу, то в части 14 первой ячейкинакопителя 13. будет запомнено первоначальное значение 1-го разряда, Производится это следующим образом.Значение х-го разряда с выхода ре- Игистра 4 подается на первый вход1-го элемента ИЛИ 18, на втором входе которого нуль, так как при этомс регистра 11 поступают нули. С элемента ИЛИ 18 значение -го разряда, 30как показано выше, через коммутатор19 поступает в накопитель 13.Если возникла новая ошибка в другом разряде в результате чтения информации из накопителя 3 по адресу,по которому ранее была обнаруженаошибка, данные о которой зафиксированы в накопителе 13, то новая ошибка будет обнаружена и исправленарассмотренным способом. В следующиечасть 16 и часть 14 ячейки накопителя 13, в части 16 которой записанрассматриваемый адрес ячейки накопителя 3, будет занесен соответственно номер и правильное значение очередного отказавшего разряда. Приповторном обращении к накопителю 3по данному адресу в считываемой информации будут применяться уже значения двух отказавших разрядов. Аналогичным образом, в предлагаемомустройстве могут корректироватьсяошибки большей кратности,Таким образом, в предложенномустройстве применяется ассоциативныйнакопитель для коррекции ошибокбольшой кратности, что повышает до.говерность контроля накопителя. Причем запись информации производитсяэа один цикл записи, а считывание -за один цикл считывания, ч результатечего быстродействие устройства повышается в 3 раза по сравнению с прототипом при записи информации и наличия ошибки,Технико-экономическое преимущество предложенного устройства заключается в более высокой достоверностиконтроля и более высоком быстродействии по сравнению с прототипом,161994 2 б тяга орректор 974/53 Тирам 584 П ВНИИПИ Государственного комитета СССР по делам изобретений и открытий 13035, Москва, Ж, Раушская наб д, 4Зака дписное ал ППП "Патент", г, Узгород, ул. Проектная,Составитель Т, ЗайцевРедактор М. Келемеш Техред А,Бабинец

Смотреть

Заявка

3689502, 04.01.1984

ПУШКИНСКОЕ ВЫСШЕЕ ОРДЕНА КРАСНОЙ ЗВЕЗДЫ УЧИЛИЩЕ РАДИОЭЛЕКТРОНИКИ ПРОТИВОВОЗДУШНОЙ ОБОРОНЫ

МАЛЕЦКИЙ СТЕПАН ОНУФРИЕВИЧ, ГОРШКОВ ВИКТОР НИКОЛАЕВИЧ

МПК / Метки

МПК: G11C 29/00

Метки: автономным, запоминающее, контролем

Опубликовано: 15.06.1985

Код ссылки

<a href="https://patents.su/5-1161994-zapominayushhee-ustrojjstvo-s-avtonomnym-kontrolem.html" target="_blank" rel="follow" title="База патентов СССР">Запоминающее устройство с автономным контролем</a>

Похожие патенты