Устройство для управления обменом информации

оединен с вторым пятого эЛемент седьмого элемеоторого соединера сдвига, а вых хо входо входрегис ого элемента И, риггера и являе щ выходом устро од второго Р -три вым входом второ второй вход кото в ходом ше второго Э формацнон версный в Р -входом ся инства, инггера соего элерого соединен с пе ,мента ИЛИ,ННЬЙ КОМИТЕТ СС РЕТЕНИЙ ИОТНРЫТИЙ(56) 1. Авторское свидетельство СССРМф 682890, кл, С 06 Р 3/04, 1976.2. Патент ФРГ В 2813382,кл, С 06 Р 3/04, 1978 (прототип).(54)(57) УСТРОЙСТВО ДЛЯ УПРАВЛЕНИЯОБМЕНОМ ИНФОРМАЦИИ, содержащее приемопередатчик, состоящий из элементов И, регистра, признака, регистрабайта данных, первого Р "триггера,двух Р 5-триггеров, элемента ИЛИ,мультиплексора, первого счетчика ирегистра сдвига, причем первый ивторой входы первого элемента Иявляются соответственно входамистаршего разряда адреса и записиустройства, а выход соединен с первыми входами второго и третьего элементов И, вторые входы которых объединены и являются входом младшегоразряда адреса устройства, выходывторого и третьего элементов И соединены с управляющими входами регист.ра признака и регистра байта данных,информационные входы которых образуют вход данных устройства, а выходы соединены с информационнымивходами мультиплексора, выход которого соединен с информационнымвходом регистра сдвига, вход сбросаустройства - с первым входом элемен-.та ИЛИ, Р -входом первого Р 5-триггера и сбросовым входом первого счетМика, счетный вход которого и сдвиговый вход регистра сдвига соединены с выходом четвертого элемента И, первый вход которого соединен с вьюходом первого Р 5 -триггера, 5 -вход которого соединен с выходом первого элемента И, выходы третьего элемента И и элемента ИЛИ соединены с установочными входами первого Э -триггера, прямой и инверсный выходы ко" торого соединены с управляющими входами мультиплексора и установочными входами второго Р 5-,триггера, С-вход которого и Управляющий вход регистра сдвига соединены с первым выходом счетчика, второй выход которого соединен с вторым входом элемента ИЛИ, прямой вьмод первого 3-триггера является выходом запроса передачи устройства, о т л и ч а ющ е е с я тем, что, с целью повышения быстродействия, оно содержит пятый, шестой и седьмой элементы И, вторые Э -триггер, элемент ИЛИ и счет чик, причем тактовый вход устройства соединен с С-входом второго Э-триггера, первым инверсным входом пятогоэлемента И и инверсным входом шестого элемента И, выход второго счетдинен с инверсным выходом второгоЙ 5-триггера, а выход " с входомсброса второго счетчика и 5-входомвторого В -триггера, выход пятого 1109729элемента И соединен с вторым входом четвертого элемента И, выход шестого элемента И - со счетным входом второго счетчика, 1Изобретение относится к вычислительной технике, а более конкретно - к вводным и выводным устройствам для передачи данных, и может быть использовано для первичной обработки данных, передаваемых по дискретным каналам передачи данных, в узлах обработки или узлах коммутации сообщений в АСУ или в сетях ЭВИ.Известно устройство, предназначенное для предварительной обработки и обмена данными по дискретным каналам передачи данных и между ЭВИ и используемое в узлах обработки данных или узлах коммутации сообщений в АСУ, Оно содержит блок управления, ПЗУ команд, арифметический блок, оперативный запоминающий блок, блок регистров общего назначения, счетчик сдвигов, дешифратор нуля, регистр промежуточного результата, регистр результата, коммутатор и блок сумматоров по модулю два 1 1 .Ввиду использования большого количества функциональных блоков различного назначения с большим числом связей между ними данное устройство имеет большие габариты, низкую надежность и высокую стоимость.Наиболее близким по сущности тех" нического решения к изобретению является процессор передачи данных, содержащий блок управления, включающий микропроцессор, а также тактовый генератор и узел управления доступом к шине, блок памяти программ, буфер данных, генератор контрольной последовательности, вспомогательный блок управления, включающий таймер и задающий генератор скорости обмена данными, блок универсального синхро-асинхронного приемопередатчика, блок контроллера прерываний и блок программирующего сопряжения с параллельным каналом ".23.Однако известный процессор передачи данных имеет низкое быстродействие вследствие того, что реализация функций управления передачейданных осуществляется только программным путем.5 Цель изобретения - повышениебыстродействия устройства. Укаэанная цель достигается тем,что устройство для управления обме ком информации, содержащее приемопередатчик, состоящий из элементовИ, регистра признака, регистра байтаданных, первогоЭ -триггера, двухЯВ-триггеров, элемента ИЛИ, мульти плексора, первого счетчика и регистра сдвига, причем первый и второйвходы первого элемента И являютсясоответственно входами старшего разряда адреса и записи устройства, а20 выход соединен с первыми входамивторого и третьего элементов И, вторые входы которых объединены и являются входом младшего разряда адреса устройства, выходы второго и 25 третьего элементов И соединены с управляющими входами регистра признака и регистра байта данных,информационные входы которых образуют входданных устройства, а выходы соединеЗ 0 ны с информационными входами мультиплексора, выход которого соединен синформационным входом регистра сдвига, вход сброса устройства - с первым входом элемента ИЛИ, Й -входомпервого Р 5-триггера и сбросовым входом первого счетчика, счетный входкоторого и сдвиговый вход регистрасдвига соединены с выходом четвертого элемента И, первый вход которогосоединен с выходом первогоР 5-триггера, 5-вход которого соединен с выходом первого элемента И, выходытретьего элемента И и элемента ИЛИсоединены с установочными входамипервого Э -триггера, прямой и инверсный выходы которого соединены с управляющими входами мультиплексораи установочными входами второго К 5-триггера, С-вход которого и уп" равляющий вход регистра сдвига соединены с первым выходом счетчика,второй выход которого соединен с вторым входом элемента ИЛИ, прямой выход первого В-триггера является выходом запроса передачи устройства, ,содержит пятый, шестой и седьмой элементы И, вторые Э-триггер, элемент ИЛИ и счетчик, причем тактовый вход устройства соединен с С"входом второго 3 -триггера, первыминверсным входом пятого элемента И и инверсным входом шестого элемента И, выход второго счетчика соединен с вторым инверсным входом пятого элемента И и инверсным входом седьмого элемента И, прямой вход которого соединен с выходом регистра сдвига, а выход " с прямым входом шестого элемента И, 3 -входом второго 3-триггера и является информационным выходом устройства, инверсный выход второго 3-триггера соединен с первым входом второго элемента ИЛИ, второй вход которого соединен с инверсным выходом второго Я 5 -триггера, а выход - с входом сброса второго счетчика и 8-входом второго Э -триггера, . выход пятого элемента И соединен с вторым входом четвертого элемента И, выход шестого элемента И - со счетным входом второго счетчика.На чертеже представлена блок-схема предлагаемого устройства.Устройство содержит первый 1, второй 2, третий 3, четвертый 4, пятый 5, шестой 6 и седьмой 7 элементы И, регистр 8 признака, регистр 9 байта данных, первый 10 и второй 11 Э-триггеры, первый Я 5 -триггер 12, второй (тактируемый) Я 5 -триггер 13, первый 14 и второй 15 элементы ИЛИ, мультиплексор 16, первый 17 и второй 18 (двоичные) счетчики, регистр 19 сдвига, вход 20 младшего разряда адреса, вход 21 старшего разряда адреса, вход 22 записи, входную шину 23 данных, вход 24 сброса, тактовый вход 25, выход 26 запроса пе-. редачи и информационный выход 27 устройства.Устройство работает следующим образом.При инициализации работы устройства сигнал на выходе 24 сброса, поступающий на Я-вход первого 85-триггера 12 и на сбросовый вход первого счетчика 17, устанавливает их в исходное состояние. Одновременно положительный фронт этого сигнала,проходя через первый элемент ИЛИ 14 5 по его первому входу, поступает наС-вход первого Й-триггера 10 и устанавливает его в исходное состояние.При загрузке в приемопередатчикпризнака, используемого для синхро, низации передачи данных, на первыйи второй входы первого элемента И 1соответственно по входу 21 старшегоразряда адреса и по входу 22 записипоступают сигналы, вызывающие появ ление положительного сигнала на еговыходе. При этом сигнал на входе 20младшего разряда адреса обеспечивает появление сигнала на выходе второго элемента И 2, что вызывает за лись признака с входной шины 23 данных в регистр 8 признака. Состояниепервого 3 -триггера 10 в этом случаеобеспечивает посредством положительного сигнала на его инверсном выходе 25 прохождение через мультиплексор 16на информационный вход регистра 19сдвига сигнала с выхода регистра 8признака. Одновременно сигнал с выхода первого элемента И 1 устанав- ЗО ливает по 5 -входу первый Я 5 -триггер12, что вызывает прохожцение тактовых импульсов с выхода пятого элемента И 5 на второй вход четвертогоэлемента И 4.Появление тактового импульса навыходе четвертого элемента И 4, связанном со счетным входом первогосчетчика 17 и сдвиговым входом сдвигового регистра 19, вызывает изменение на 1 состояние счетчика 17 ипоявление сигнала на его первомвыходе, связанном с управляющимвходом регистра 19 сдвига и С-входомвторого Я 5-триггера 13. При этом обеспечивается параллельное занесениеинформации в регистр 19 сдвига сего информационного входа, а такжетактирование второгоР 5-триггера 13,на выходе которого появляется сигнал, свидетельствующий о передаче наинформационный выход 17 устройствапризнака, используемого для синхронизации передачи данных. Следующийтактовый импульс на тактовом входе25 вызовет сдвиг на один разряд содержимого сдвигового регистра 19 иизменит состояние первого счетчика17, второй выход которого связан свторым входом первого элементаЕслй результат подсчета меньше 5, байт данных в последовательной форме.поступает на прямой вход седьмого элемента И 7 и без изменения передается на информационный выход 27 устройства. При достижении вторым счетчиком 18 состояйия, соответствующего прохождению на информационный выход 27 устройства пяти бит логической "1", сигнал с выхода вто рого счетчика 18 запрещает прохожЕсли к моменту завершения передачи с выхода регистра 19 сдвига последнего разряда передаваемого байта данных в регистр 9 байта данных не будет загружен новый байт данных, то, через мультиплексор 16 в регистр 19 сдвига будет записан сигнал с выхода регистра 8 признака, и работа устройства повторится. 5 1109729 Ь ИЛИ 14. Состояние счетчика 17 периПоявление сигнала насигнала на выходе второодически повторяется через 8 такто-го Р 5-триггера 13, свидетельствуювых импульсов на его счетном входе. щего о передаче с выхода регистра 19Прлмой выход первого Р-триггера сдвига байта признака и поступающе связан с выходом 26 запроса пе го на второй вход второго элемента редачи устройства. Поэтому его ус- ИЛИ 15, вызывает сброс второго счеттановка по С-входу вызывает появ- чика 18 в исходное состояние. При ление сигнала на выходе 26 запроса этом обеспечивается прохождение передачи, что приводит к загрузке тактовых импульсов с тактового вхов приемопередатчик очередного байта 10 да 25 устройства через пятый эле данных для передачи. При этом на мент И 5 на второй вход четвертого выходе первого элемента И 1 вновь .элемента И 4, а также прохождение в появится сигнал, вызывающий совмест- последовательной форме байта признано с сигналом на входе 20 младшего ка с выхода сдвигового регистра 19 разряда адреса запись байта 15 через седьмой элемент И 7 на инфорданных с входной анны 23 данньм в мационный выход 27 устройства. регистр 9 байта данных. Одновремен-но с этим по установочному входу ус- В случае отсутствия сигнала на танавливается первый Р-триггер 10, выходе второгой-триггера 13, что что снимает сигнал на выходе 26 за свидетельствует о передаче с выхода проса передачи устройства и обеспе- сдвигового регистра 19 байта данныхУ чивает прохождение на выход мульти- который в последовательной форме поплексора 16 сигнала с выхода регист- , ступает на прямой вход седьмого элера 9 байта данных. мента И 7, второй счетчик 18 осу25 ществляет подсчет бит данных, имеЗавершение передачи байта приз- ющих значение логической "1" и понака с выхода регистра 19 сдвига, ступающих на информационныйрмационнын выход вызываемое поступлением восьмого так" 27 устройства. Сигналы логической тового импульса на его сдвиговый "1 ,поступая на прямой вход шестого вход, одновременно приводит к появ- З 0 элемента И б с информационного выхолению сигнала на первом выходе счет- да 27 устройства, вызывают прохожчика 17. При этом сигнал, присутству- дение тактовых импульсов с тактовоющий на выходе мультиплексора 16, эа- го входа 25 устройства на вьмод шесносится в регистр 19 сдвига и однов- того элемента И 6 и далее на счетный ременно переключается второй ЙЬ-трцг- вход второго счетчика 18 П35ка . оявление гер 13, снимая сигнал с его выхода и на информационном вьмоде 27 устройст. свидетельствуя о передаче с выхода ва бита логического "0" ьвызывает регистра 19 сдвига байта данных. переключение второго Э -триггера 11 Очередной тактовый импульс на выхо- с приходом тактового импульса на де четвертого элемента И 4 вызывает его С-вход и прохождени40 о ождение положительсдвиг содержимого регистра 19 сдви- ного сигнала через второй элемвторой элемент га и изменение состояния первого ИЛИ 15 на сбросовый вход во й вход второго счетчика 17. При этом сигнал на его счетчика 18. При этом второй счет- втором выходе вызовет переключение чик 18 переводится в исходное состопервого Р -триггера 10 и появление 45 яние. Одновременно по 5 -входу уста- сигнала на выходе 26 запроса пере-навливается в исходное состояние дачи, после чего возможна загрузка второй Й-триггер 11. в приемопередатчик очередного байта1109729 Составитель И. ХазоваРедактор Аг. Шандор ТехредИ.Гергель ектор М. Шароши Тираж 699 ПВНИИПИ Государственного комитета СССРпо делам изобретений и открытий035, Москва, ЖРаушская наб., д, 4/ каз 6084/3 одписное лиал ППП "Патент", г. Ужгород, ул. Проектна 7дение очередного тактового импульса через пятый элемент И 5 на регистр 19 сдвига, вызывая задержку в его работе на один такт, а также обеспечивает появление на выходе седь иого элемента И 7 бита логического "0", поступающего на информационный щход 27 устройства. Введение в устройство для управ- б ления обменом информации перечисленных элементов обеспечивает аппаратную 8реализацию операции введения в поток передаваемых данных дополнительного бита логического 0" и позволяет освободить оборудование обработки данных от программной реализации расформирования массива подлежащих передаче данных, их анализа на наличие следующих подряд пяти бит ло" гической "1", введения дополнительного бита логического "0" и формирования нового массива подлежащих .передаче данных.