Устройство для дифференцирования

3 СОВЕТСНИХЦИАЛИСТИЧЕСНИ ПУБЛИК 1)606 Р 7 64 10Р. В.Короб И Яу ГОСУДАРСТВЕННЫЙ КОМИТЕТ СССРПО ДЕЛАМ ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ(56),1. Авторское свидетельство СССР,.Р 355631, кл. С 06 Р 7/64, 1969.2. Авторское свидетельство СССРВ 543000, кл. С 06 Р 7/64, 1977(54)(57) УСТРОЙСТВО ДЛЯ ДИФФЕРЕНЦРОВАНИЯ, содержащее блок умноженидва сумматора, блок сравнения и эле"мент И, о т л и ч а ю щ е е с ятем, что, с целью повышения быстродействия, в него введены два элемента ИЛИ, две группы элементов ИЛИ,блок вычисления обратной величины,семь групп элементов И, элементзадержки, триггер, счетчик, дешифратор и группа элементовИ-НЕ, причемвходы приращений подынтегральнойфункцииустройства соединены с первыми входами элементов И первой ивторой групп, выходы элементов Ивторой группы соединены с входамипервого слагаемого первого сумматора,вход запуска устройства соединен спервым входом первого элемента ИЛИи через элемент задержки подключенк первому входу второго элементаИЛИ и входу установки в единицутриггера, выход которого соединенс первым входом элемента И, выходкоторого соединен со счетным входомсчетчика, выходы которого соединенысо входами дешифратора, первый выходкоторого подключен к первым входам,элементов И третьей и четвертойгрупп, второй выход дешифратора соединен со вторыми входами элементовИ второй группы и первыми входами,элементов И-НЕ группы, выходы которых соединены со входами второго слагаемого первого сумматора, выходы которого подключены кпервым входам элементов И пятой группы, выходы .которых соединены с первыми входами элементов ИЛИ первой группы, выходы которых соединены с входами первого сомножителя блока умножения, входы приращений аргумента устройства подключены ко вторым входам элементовИ третьей группы и входам блока вычисления обратной величины, выходы которого соединены с первыми входами элементов И шестой группы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, выходы . которых подключены к входам второго ф сомножителя блока умножения, выходы которого соединены со вторыми входами элементов И-НЕ группы и первыми входами элементов И седьмой группы, выходы которых соединены со входами блока сравнения и второго сумматора, Я выходы которого соединены со вторымн входами элементов И четвертойФ группы, выходы которых соединены со вторыми входами элементов ИЛИ первой группы, третий выход дешифратора со- единен со вторыми входами элементов И пятой группы и вторым входом первого элемента ИЛИ, выход которого подключен ко вторым входам элементов 1 Мв И шестой группы, четвертый выход дешифратора соединен со вторым входом второго элемента ИЛИ, выход которого подключен ко вторим входам элементов И седьмой группы, выход блока сравнения соединен с входом установки в ноль триггера, второй вход элемента И подключен к тактовому входу устройства, вход запуска устройства соединен со вторыми входами элементов .И первой группы, выходы которых соединены с третьими. входами элементов ИЛИ первой группы, выходы элементов И ,третьей группы соединены со вторыми входами элементовИЛИ второй группы.Изобретение относится к вычислительной технике и может быть использовано при разработке специализированных вычислительных устройств:Известно устройство для взятия производной, содержащее блок умножения, первый и второй сумматоры, элементы И И регистр производной 1 .Это устройство характеризуется недостаточной точностью и повыаенной сложностью. 10Наиболее близким к предлагаемому по технической сущности является устройство для дифференцирования, содержащее блок формирования приращений, схему умножения, первый и второй сумматоры, регистр производной, схемы сравнения и схемы совпадения. Причем выходы блока Формирования приращений и множительного устройства соединены со входами первого сумматора, выход сумматора соединен со вхо" дом схемы сравнения и через схему совпадения, второй вход которой соединен с выходом схемы сравнения, соединен с выходом регистра, а выход - со входом регистра 21 .Однако такое устройство характеризуется достаточно низким быстродействием.Целью изобретения является пойышение быстродействия устройства.Поставленная цель достигается тем, что в устройство, содержащее блок умножения, два сумматора, блок сравнения и элемент И, введены два элемента ИЛИ, две группы элементов ИЛИ, 35 блок вычисления обратной величины, семь групп элементов И, элемент задержки, триггер, счетчик, дешифратор и группа элементов И-НЕ, причем входы приращений подынтегральной 40 функции устройства соединены с первыми входами элементов И первой и второй групп, выходы элементов И второй группы соединены с входами пер" вого слагаемого первого сумматора 45 вход запуска устройства соединен с первым входом первого элемента ИЛИ и через элемент задержки подключен к первому входу второго элемента ИЛИ и ,входу установки в единицу триггера, выход которого соединен с первым входом элемента И,выход которого соеди.нен со счетным входом счетчика, выходы, йоторого соединены со входами дешиф.ратора, первый выход которого подключен к первым входам элементов И третьей и четвертой групп, второй выход дешифратора соединен со вторыми входами элементов И второй группь и первыми входами элементов И-НЕ группы, выходы которых соединены со 60 входами второго слагаемого первого сумматора, выходы которого подключены к первым входам элеменгов И пятой группы, выходы которых соединены с первыми вхддами элементов ИЛИ первой 15 группы, выходы которых соединены с входами первого сомножителя блока умножения, входы приращений аргумента устройства подключены ко вторым входам элементов И третьей группы и входам блока вычисления обратной величины, выходы которого соединены с первыми входами элементов И шестой группы, выходы которых соединены с первыми входами элементов ИЛИ второй группы, выходы которых подключены к входам второго сомножителя блока умножения, выходы которого соединены со вторыми входами элементов И-НЕ группы и первыми входами элементов И седьмой группы, выходы которых соединены со входами блока сравнения и второго сумматора, выходы которого соединены со вторыми входами элементов И четвертой группы, выходы которых соединены со вторыми входами элементов ИЛИ первой группы, третий выход дешифратора,соединен со вторыми входами элементов И пятой группы и вторым входом первогб элемента ИЛИ, выход которого подключен ко вторым входам элементов И шестой группы, четвертый выход дешифратора соединен со вторым входом второго элемента ИЛИ, выход которого подклю- чеИ ко вторым входам элементов И седьмой группы, выход блока сравнения соединен с входом установки в ноль триггера, второй вход элемента И подключен к тактовому входу устройства, вход запуска устройства соединен со вторыми входами элементов И первой группы, выходы которых соединены с третьими входами элементов ИЛИ первой группы, выходы элементов И третьей группы соединены со вторыми входами элементов ИЛИ второй группыеНа чертеже приведена блок-схема предлагаемого устройства.Устройство содержит входы 1 приращений подынтегральной Функции, первую и вторую группы элементов И 2,3, вход 4 запуска устройства, первый элемент ИЛИ 5, элемент 6 задержки, входы 7 приращений аргумента, блок 8 вычисления обратной величины, третью группу элементов И 9, дешифратор 10, четвертую и пятую группы элементов Й 11,12, группу элементов И-НЕ 13, второй элемент ИЛИ 14, шестую группу элементов И 15, первую и вторую груп" пы элементов ИЛИ 16,17, блок 18 умножения, седьмую группу элементов И 19, первый и второй сумматоры 20, 21, блок 22 сравнения, триггер 23, элемент И 24, - счетчик 25, тактовый вход устройства 26.Вход 1 устройства соединен со входами элементов И 2,3. Вход устройства 4 соединен со входами элементов И 2, элемента ИЛИ 5 и элемента задержки 6. Вход устройства 7 соединенсо входом блока 8 и входом элементов И 9. Выходы дешифратора 10 соединены со входами элементов И 3,9,11,12, элементов И-НЕ 13 и элементов ИЛИ 5,14. Входы элементов И 15 соединены с выходЬм элемента ИЛИ 5 и блока 8. Выходы элементов И 2,11,12 и элементов И 9,15 через элементы ИЛИ 16,17 соединены со входами блока 18. Выход блока 18 соединен со вкодамн элементов И 13, 19. Выходы элементов И 3, 10 элементов И-НЕ 13 соединены со входами сумматора 20, выход последнего соединен со входом элементов И 12. Выход элемента ИЛИ 14 соединен со входом элемента И 19, выход последнегочерез сумматор 21 соединен со входом элемента И 11 и блока сравнения 22. Выход блока сравнения 22 и элемента задержки 6 соединен со входом триггера 23, выход последнего г 0 через элемент И 24 соединен со входом счетчика 25. Второй вход элемента И 24 соединен со входом устройства 26. Выход счетчика 25 соединен со входом дешифратора 10. В качестве блока 8 вычисления обратной величины удобно испольэовать постоянное запоминающее устройство (ПЗУ) .Операция дифференцирования выполняется следующим образом.Приращения дифференцируемой Функции дП поступают на вход 1, приращения аргумента д Х поступают на вход 7. На вход 4 поступает сигнал запуска По, . От приращения АХ отделяется щ старших разрядов, которые поступают на адресные входы постоянного запоминающего устройства (ПЗУ) . Обоэначим щ старших разрядов приращения ,А Х через д Х, младшие разряды обоз%начим " Е . На входе ПЗУ. 8 Формирует ся величина, Сигнал запуска от-ДХкрывает элементы И 2,15, на входы блока умножения через элементы ИЛИ 16,17 поступают величины АО и (1 АХ45 В блоке 18 формируется первое приближение производнойАО АО,дхф АХ.По завершении операцйи умножения сигнал запуска, задержанный элементом задержки б, Па переводит триггер 23 в единичное состоянием одновременно проходит через элемент ИЛИ 14 и открывает элементы И 19. Величиназаписывается в сумматор 21, преднаэначенн 9 й для накопления производной.,На этом эаканаивается нулевой (подготовительный) шаг вычисления. Устройство переходит к выполнеиюо 60 первого шага. Триггер 23, переведенный в единичное состояние сигналом Ц, открывает элемент И 24 и, на вход счетчика 25 со входа 26 поступает главная тактовая серия. Счетчик 5 подсчитывает номера тактов и на вы= ходах дешифратора Формируются серии управляющих сигналов П Пг , П 1,П 4. Сигнал П открывает элементы И 9,11 и на входы блока 18 поступают полно- Гразрядное приращение АХ со входа 7 н величина Чиз сумматора 21. В блоке 18 формируется величинаУ,АХ= дО,дОдхфСигнал Пг открывает элементы И 3 и элементы И-НЕ 13. На входы сумматора 20 поступают приращение АО н инверсия проиэведениячдХ. В сумматоре 20 формируется величинай,=д(1 инв,АХ)-АО-У,АОСигнал П 3 открывает элементы И 12,15 н на входы сомножителя через элементы ИЛИ 16,17 поступают величи 1ны 11 и - -, где и перемножаются.дХФормируется приращение производнойРЭж( Вдх . Сигнал П 4 открывает элементы И 19 и приращениед(,поступает на вход сумматора 21, где складывается с величиной Ч . Формируется второе приближение производнойЧг=Ч+А%Одновременно приращением( поступает в блок 22 сравнения, где сравнивается с допустимой погрешностью.На этом выполнение первого шага заканчивается. Если.А 16), то выполняется следующий шаг вычислений.По сигналу П формируется в блоке 18 произведениеЦг АХ.По сигналу Пг в сумматоре 20 вычисляется значениеХг а Д Ц-Чг ДХПо сигналу Пв блоке 18 Формируется второе приращение1гПо сигналу П" формируется третье приближение производнойЧз. Чг+ АЧги одновременно величинадг сравнивается с допустимой погрешностью(г .Выполнение второго шага закончено. Уточнение производной продолжается до тех пор, пока не будет достигнута заданная точность. Как только:Ф,с(3, блок сравнения 22 переводит триггер 23 в нулевое состояние. Элемент И 24 закрывается, счетчик 25 останавли-вается, генерирование сигналовВ) П П П 4 прекращается. Искомая .производная находится в сумматоре 21.Покажем, что скорость сходимости указанного устройства Окажется существенно выше сходимости прототипа.Нулевой шаг: Й 3 ьО 1ЬО- У: - ф - дО- - дхд3 Хдхф дХДКф Рди 1 дОа(Ч/(1 ддд(дд.РАналогичным образом находим для второго шага,.Ю дОЕ-1 1-1 )9,Величинами. представляет собой ,младшие разряды приращения д Х. Приращения,ЬП и .Ь Х удобно ицеть нормализованными, тогда Я Й 2 дХ иьО Я ффдх О"д 1 25На практике обычно 2 мало, позто 10 мудОЬах , 30если "з)а 1, то каждый новый шагпозволяет определить следуацие вверных разрядов. При в=8 йи="16для получения 16 верных разрядов про),изводйой достаточно всего два шага,рф 1 щ 8 и п=32 - четыре шага и т.д. Скорость сходимости предлагаемого устройства выше скорости сходимости прототипа при в=8, как минимум, в четыре раза.Если в=8, то емкость ПЗУ составит 256 слов. Длина слова может составлять и разрядов, В этом случае величина ахи представляется полноразрядным словом с погрешностью 2 . Однако для сокращения емкости ПЗУ удобно сокращать разрядную сетку величины 1/дф ограничивать ее К разрядами. Сокращение разрядной сетки не снижает заметно скорость сходимости процесса. При таком сокращении погрешность дифференцированияописывается следующими выражениями;дЦ ед)( дХ "к.Е +к Едх дх-Ю 1,дхда юдЦ Е -кдд дх.еР (д 1 и так далее.( Можно ограничить К 8-16 раэрядадды. Тогда ПЗУ может быть выполнено в одной микросхеме (современный уровень. электроники позволяет получать ПЗУ емкостью 4-16 Кбит в корпусе) . Следовательно, объем устройства увеличится незначительно, а быстродействие его возрастет существенно, При ис-, пользовании прототипа получение точности 0,0000001 потребовало бы более 30 шагов. Быстродействие устройства :увеличивается в 10 раз.Закаэ 13Ф дпи оноеССР илиал ППП Патент, г. Ужгород, ул. Проектная,/49 Тираж ВНИИПИ Государствпо делам иэобре 3035, москва;699нного комитетаений и открыти35, Раушская н