Устройство синхронизации по циклам

СОКИ СОВЕТСНИХСОЦИАЛИСТИЧЕСКИХРЕСПУБЛИН аа ИнМЮН Ь 04 ГОСУД ПО ДЕ РЕТЕНИЯ ВУ повнаения помехоустустановившемся рекив него введены послдиненные блок тригдополнительный элемевходу которого под.ный иыход первогоподсоединен к дополпервого накопителяподкгаочен к первомугеров, к второму включен выход третьго элемента.И. стао ССС1980 АРСГВЕННЫЙ КОМИТЕТ СССР М ИЗОБРЕТЕНИЙ И ОТНРЫТИЙ ОПИСАНИЕ ИЗ А 8 ТОРСКОМУ СВИДЕТ Ф(прототип) . 4)(57) УСТРОЙСТВО СИНХРОНИЗАЦИИ Д КЛШ по авт.св, 9 944134, о т л и а ю щ е е с я тем, что, с целью ойчивости при м 3 синхрониэации у едовательно соеероз и четвертый нт И, к второму лючен дополнительриггера, а выходнительному.входу вход которого входу блока тригходу которого подего дополнительноИзобретение относится к технике связи и может использоваться в многоканальных системах передачи сигналов с импульсно-кодовой модуляцией (ИКИ) и дельта-модуляцией (ДИ) . 5 По основному авт, св. В 944134 известно устройство синхронизации поциклам, содержащее последовательно соединенные Формирователь тактовых импульсов, элемент запрета, делительраспределитель и регистр сдвига, к второму входу которого и первому вхоответствия, к другим соответствующим входам которого подключены .выходы .второго и третьего расширителей, а выход первого расширителя подключен к первому входу первого дополнительного элемента И, причем выход первого. блока опробования импульсных позиций подключен к входу первого накопителя, а выход третьего расширирителя подключен к соответствующему входу элемента И-ИЛИ, а также первый и второй дополнительные элементы И, второй накопитель, последовательно соединенные первый триггер и блок индикации, второй, элемент ИЛИ и по 50 55 следовательно соединенные коммутатор,второй триггер и третий дополнительный элемент И, выход которого подключен. к установочным входам первогои второго накопителей, выходы которых подключены к первому и второмууправляющим входам коммутатора, кпервому разрешающему входу которого 65 ду элемента задержки подключен второй выход формирователя тактовых им-,пульсов, вход которого объединен спервыми входами блоков опробованияимпульсных позиций, к вторым входамкоторых, кроме первого, подключенывыходы элемента задержки, к второму.входу которого, а также к второмувходу первого блока опробования импульсных позиций подключен выходпервого элемента ИЛИ, при этом выходы регистра сдвига подключены состветственио к третьим входам блоковопробования импульсных позиций, узлаперезаписи сигналов несоответствия,к первому входу первого расширителяи через элемент И к первым входамостальных расширителей третьему входу элемента И и соответствующим входам элемента И-ИЛИ, выход которогоподключен к второму входу элементазапрета и первому входу которого ичетвертому входу первого блока,опро-,бования импульсных позиций подключен 35выход делителя-распределителя, приэтом выходы первого и третьего блоков опробования импульсных позицийподключены к вторым входам соответствующих расширителей, а,выход второго блока опробования импульсных позиций подключен к сооветствующемувходу узла перезаписи сигналов несои к первому входу второго элемента ИЛИ подключен выход первого блока опробования импульсных позиций, а к второму разрешающему входу коммутатора, входу второго накопителя и второму входу второго элемента ИЛИ через первый дополнительный элемент И подключен второй выход цервого расширителя, при этом выход второго элемента ИЛИ подключен к второму входу третьего дополнительного элемента И, выход второго накопителя подключен к второму входу второго триггера и первому входу первого триггера, к второму входу которого нодключен второй выход коммутатора, а выход первого триггера подключен квторому входу элемента И и первому входу второго дополнительного элемента И, к втОрому и третьему входам которого подключены выходы первого и второго расширител .й,а выход второго дополнительного элемента И подключен к соответствующим входам элемента И-ИЛИ, к дополнительному входу которого, а также дополнительному входуузла перезаписи сигналов несоответствия подключен дополнительный выходэлемента И (1,. Однако данное устройство синхронизации по циклам имеет частые сбои синхронизации при низком соотношении сигнализации на его входе, т.е, недостаточную помехоустойчивость.Цель изобретения - повышение помехоустойчивости при установившемся режиме синхронизации.Цель достигается тем, что в устройство синхронизации по циклам, содержащее последовательно соединенные формирователь тактовых импульсов, элемент запрета, делитель-распределитель и регистр сдвига, к второмувходу которого и первому входу элемента задержки подключен второй выход формирователя тактовых импульсов, ,вход которого объединен с первыми входами блоков опробования импульсных позиций, к вторым входам которых,кроме первого, подключены выходы элемента задержки, к второму входу которого, .а также к второму входу первого блока опробования импульсных позиций подключен выход первого элемента ИЛИ, при этом выходы регистра сдвига подключены соответственно к третьим входам блоков опробования импульсных позиций, узла перезаписи сигналов несоответствия, к первому входу первого расширителя и через элемент И к первым входам остальных расширителей, третьему входу элемента И и соответствующим входам элемента И-ИЛИ, выход которого подключен к второму входу элемента запрета и первому входу первого элемента ИЛИ, к второму входу которого и четвертому входу первого блока опробования импульсных позиций подключен выход делителя-распределителя, при этом выходы первого и третьего блоков опробования импульсных позиций подключены к вторым входам соответ.ствующих расширителей, а выход вто рого блока опробования импульсных позиций подключен к соответствующему входу узла перезаписи скгналой несоответствия, к другим соответствующим входамкоторого подключены 10 выходы второго к третьего расширителей, а выход первого расширителя подключен к первому входу первого . дополнительного элемента И, причем выход первого блока опробования.им пульсных позиций подключен к входу первого накопителя, а выход третьего расширителя подключен к соответствующему входу элемента И-ИЛИ, а также первый и второй дополнительные элементы И, второй накопитель, последо-.- вательно соединенные первый триггер и блок индикации, а также второй элемент ИЛИ и последовательно соединенные.коммутатор, второй триггер и тре тий дополнительный элемент И, выход которого подключен к установленным входам первого и второго накопителей, выходы которых подключены к первому и второму управляющим .входам коммутатора, к первому разрешающему входу которого, а также к первому входу 40 45 50 65 второго элемента дЛИ подключен выход первого блока опробования импульсных позиций, а к второму разрешающемувходу коммутатора, входу второго на- З 5копителя и второму входу второго элемента ИЛИ через первый дополнительный элемент И подключенвторой выход первого расширителя, при этомвыход второго элемента ИЛИ подключен к второму входу третьего дополнительного элемента И, выход второго накопителя подключен к второму входу второго триггера и первому входу первого триггера к второму входу которого подключен второй выход коммутатора, а выход первого триггера подключен к второму входу элемента И и первому входу второго дополнительного элемента И, к второму и третьему входам которого подключены выходы первого и второго расширителей, а выход второго дополнительного элемента И подключен к соответствуницим входам элемента И-ИЛИ, кдополнительному .входу которого, атакже дополнительному входу узлаперезаписи сигналов несоответствияподключен дополнительный выход элемента И; введены последовательносоединенные блок триггеров и четвертый дополнительный элемент И, к второму входу которого подключен дополнительный выход первого триггера,а выход подсоединен к дополнительному входу первого накопителя, вход которого подключен к первому входублока триггеров, к второму входу которого нодключен выход третьего дополнительного элемента И.На чертеже представлена структурная электрическая схема устройствасинхронизации по циклам.Устройство синхронизации по циклам содержит Формирователь 1 тактовых импульсов, блоки 2 - 4 опробования импульсных позиций, раоакрители 5 - 7; делитель-.распределитель8, элемент Й-ИЛИ 9, первый элементИЛИ 10, элемент 11 задержки, накопители 12.и 13, регистр 14 сдвига,узел 15 перезаписи сигналов несоот"ветствия, элемент 16 запрета, коммутатор 17,триггеры 18 и 19, блок .20индикации, первцй, второй и третийдополнительные элементы И 21 - 23элемент И 24, содержащий первый ивторой элементы И 25 и 26, второйэлемент ИЛИ 27, четвертый дополни"тельный элемент И 28, блок 29 триггеров, содержащий триггеры .291-29,.Устройство синхронизации по цик- .лам работает следуннцим образом.В состоянии синхронизации импуль"сы тактовой частоты с выхода Формирователя 1 поступают на одкн кз входов регистра 14 сдвига, а также че-.рез элемент 16 запрета на вход .делителя-распределителя 8. На выходе делителя-распределителя 8 Формируетсяпоследовательность импульсов, следующих с цикловой частотой, а напервом - пятом выходах регистра сдвига формируются импульсы, задержанныеотносительно выходного импульса делителя-распределителя 8 на один пять периодов тактовой частоты соответственно. Входной групповой сигнал с ИКМ или с ДИ поступает на соответствующие входы блоков 2 - 4опробования, на друГие входы которых подаются опробывающие импульсные сигналы.В случае опробования блоком 2 им-пульсных позиций, синхросимволы на которых отсутствуют, сигналы ацибкк с его выхода поступают иа вход накопителя 13.Несмотря на то, что в состоянии синхронизма на вход накопителя 13 поступают импульсы сшибки, заполнения (счета этих импульсов) .накопителя 13 не происходит, так как в это время с выхода четвертого дополни- . тельного элемента И 28 на дополнительный вход накопителя 13 поступа.- ет сигнал, запрещаннций счет импульсов этим накопителем 13. Этот запрещакнций сигнал изменяется на сигнал разрешения счета импульсов сигналов .ошибок накопителем 13 только после опрокидывания блока 29, т.е. только после заполнения импульсами сигналов сшибки триггеров 29 -29блока 29, 1075434Таким образом, в режиме синхронизма сигнал ошибки (сигнал включений режима поиска) на вход коммутатора 17 поступает с выхода накопителя 13 только после, заполнения всех триггеров 29 -29 я блока 29 и накопителя 13, что исключает ложные сбои установившейся синхронизации.по циклам при низких соотношениях сигнал-шум.После достижения синхронизации по циклам, при которой блок 2 опробывает позиции с синхросимволавы цикла, на выходе дополнительного элемента И 21 формируется сигнал синхронизма. После заполнения Накопителя 12 триггер 19 устанавливается 15 в состояние, при .котором на его втором выходе формируется сигнал логической единицы, разрешающий .поступление сигналов с выхода и триггера 29 п на дополнительный вход накопи О теля 13. В исходном состоянии, зада, ваемом,выходнымн импульсами элемента И 23, триггер 29 находится в.состоянии, при котором на вход четвертого,дополнительного элемента И 28 с 25 его выхода поступает сигнал логической единицы. Таким образом, подсчет .накопителем 13 импульсов сигналов ошибок, поступающих на его вход непосредственно а выхода блока 2, будет запрещен. В этом случае сигналысшибок подсчнтываются последовательно триггерами 29-29 П блока 29 илишь после опрокидывания триггера29 я подсчет ошибок продолжаетсяс помощью накопителя 13.Таким образом, для включения режима поиска в устройстве синхронизации поциклам в установившемся режиме опробрвания синхропозиций цикланеобходимо значительно большее количество ошибок, чем в режиме поиска для подтверждения правильностиэтого режима,Это исключает ложные сбои синхронизации при повышенном содержаниисинхросимволов цикла, которое наблюдается при низких соотношениях сигнал-шум на входе устройства,Технико-экономическая эффективность изобретения заключается в повьаоении помехоустойчивости предлагаемого устройства при установившемся режиме синхронизации за счетисключения ложных сбоев синхронизации при низких соотношениях сигналшум.1075434 Составитель Т.Подцубнедактор В.Данко ТехредИ,Гергель орректор И.Иуска акаэ исное Филиал ППППатент , г.ужгород, ул.Проектная 9/51 Тираж ВНИИПИ Государ по делам изо 113035, Иосква