Дробный делитель частоты следования импульсов

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОУСК 04 ИУ СВИДЕТЕЛЬСТВУ Соеэ СоветскихСоциалистичвскихРеспублик,1 н 993480(23) Приоритет -Государственный комитет СССР по делам изобретений и открытий.44(088.8) Опубликовано 30.0133. Бюллетень М 4 Дата опубликования описания 30,0183(71) Заявитель 54) ДРОБНЫИ ДЕЛИТЕЛЬ ЧАСТОТЫ СЛЕДОВАНИ ИМПУЛЬСОВ5 Изобретение относится к импульсной технике и может использоваться в частотнопреобразующих узлах аппаратуры времени и образцовых частот, измерительных приборов, средств связи и передачи данных, устройств автоматики, в составе которых имеются вычислительные устройства, например микропроцессоры.Известен дробный делитель частоты содержащий делитель частоты с переменным целочисленние коэффициентом деления, сумматоры, элемент сравнения и блок задержки 1).Недостатки известного устройства ограниченные функциональные возможности и низкая надежность.Наиболее близким по технической сущности к предлагаемому является делитель частоты следования импульсов с дробина коэффициентом деления, содержащий делитель частоты с переменным коэффициентом деления, один вход которого соединен с входной шиной, второй вход - с первой шиной управления, третий вход - с первым выходом блока сравнения, входы Которого соединены с выходами двух сумматоров, первые входы кОторых подключены к второй и третьей шине управления, второй вход одного сум"матора соединей с выходом второгосумматора, а выход делителя частотыс переменным коэффициентом делениячерез элемент задержки соединен свыходной шиной, блок памяти, первыйи второй входы которого соединеныс выходами сумматоров, два вентиля,умножитель и делитель чисел, входыкоторого соединены с третьей и четвертой шинами управляющих сигналов,а выход соединен с первым входомумножителя чисел, второй вход которого соединен с выходом элемента задержки и первыми входами вентилей,вторые вхсды которых соединены с выходами блока сравнения, а выходывентилей подключены к третьему ичетвертомувходам блока памяти, выход которого соединен с третьим входом умножителя чисел, с выходом которого соединен вход управления уп"равляемого элемента задержки 2),Недостатком делителя являетсяограниченные функциональные возможности, так как он.не рассчитан наработу в составе средств, имеющихсобственное вычислительное устройство. Например, при применении в О составе цифровой системы фазовойавтоподстройки с цифровым импульсным Фазовым детектором код Фазовойпогрешности дробного делителя мо- .жет быть учтен при формировании выходного кода цифрового импульсно"фазового детектора. Для этого иподобных применений в дробном делителе важно не скомпенсировать фазовую погрешность, а получить точноезначение кода этой погрешности прикаждом очередном выходном импульсе.Кроме того делитель имеет низкую надежность,Цель изобретения - расширениефункциональных воэможностей при одновременном повышении надежности.Для достижения цели в дробныйделитель частоты следования импульсов, содержащий сумматор, разрядныевыходы которого соединены с соответствующими входами запоминающегоблока, выходы которого соединены спервой группой входов сумматора, делитель частоты с переменным коэффициентом деления, первый вход которого соединен с входной шиной, разрядные входы - с первой группой.шинуправления, а выход через элементзадержки - с первым входом вентиля,введены элемент ИЛИ, триггер и мультиплексор, первый и второй управляющие входы которого соединены соответственно с единичным и нулевымвыходами триггера, первая и втораяинформационные группы входов - соот.ветственно с второй и третьей группами шин управления, а выходы - свторой группой входов сумматора, выходы всех разрядов которого, кромезнакового и старшего, подкбпочены кшинам кода коррекции, а выход старшего разряда - к второму входу вентиля, выход которого соединен с первым единичным входом триггера и первым входом элемента ИЛИ, второйвход которого соединен с выходомделителя частоты с переменным коэфФициентом деления и нулевым входомтриггера, а выход - с входом разрешения записи запоминающего блока,выход старшего разряда которогоподключен к третьему входу делителячастоты с переменным коэффициентомделения.На чертеже представлена структурная схема делителя,Делитель содержит элемент ИЛИ 1,делитель 2 частоты с переменнымкоэффициентом деления, вентиль 3,элемент 4 задержки, триггер 5, запоминающий блок б, мультиплексор 7,сумматор 8, входную шину 9, первуюгруппу шин 10 управления кода целойчасти. коэффициента деления, вторуюгруппу шин 11 управления кода числителя дробной части коэффициента деления, третью группу 12 управлениякода знаменателя дробной части коэф- щахЧеакгде- наибольшее возможноезначение знаменателя дробной части К.Дробный делитель частоты следования импульсов работает следующимобразо,Пусть Х - логическая переменнаяна третьем входе делителя 2, ЕслиХ = О, то делитель 2 срабатывает скоэффициентом К = А, а если Х = 1,то с коэффициентом К = А+1. Соответственно очередной выходной импульс устройства сдвигается в сторону опережения или отставания, таккак 35 40 45 50" ах "зхА+" твкф где К=А+- дробный коэффициент деления;о в - числитель и знаменатель1его дробной части;Г - частота импульсов навходе, устройства.При срабатываний делителя 2 с коэффициентом деления А выходной импульс смещается в сторону опережения на величину 6065 Фициента деления, шину 13 кодакоррекции, выходную шину 14,Коэффициент деления делителя 2может иметь одно из двух значенийК 4 = А или К 2= А+1, где А - целая 5 часть дробного коэффициента деленияустройства. Значение .К устанавливается при логическом нуле, значениеК - при логической единице на третьем входе делителя 2. Код числа.А 10 подается на шины 10, На шины 11 подается прямой, а на шины 12 - обратный код соответственно числителяи знаменателя дробного коэффициентаК. Поэтому сумматор 8 рассчитан наработу с обратными кодами чисел(цепь переноса из знакового разрядав младший на чертеже не показана).Элемент 4 задержки служит для задержки сигнала на время переходныхпроцессов в мультиплексоре 7 .и сумматоре 8, Триггер 5 управляетмультиплексором 7, который передает насумматор 8 код с шин 11 при нулевоми с шин 12 при единичном состояниитриггера 5. Если сумматор 8 двоичный, то коды на шинах 11 - 13 тожедвоичные, На шинах 10 код соответ"ствует типу делителя 2, Необходимая, разрядность блоков б - 8 устройства устанавливается исходя из ЗО того, что вес старшего разряда сумматора 8 должен удовлетворять нера- венствуСоставитель О, КружТехред .Т.фанта А. Ференц Юс ре ак Под го комитета С ий и открытий ушская наб исноСР арственизобрет Ж,ал ППП Патент, г. Ужгород, ул. Проектн 7и мультиплексор, первый и второй управляющий входы которого соединены соответственно с единичным и нулевым выходами триггера, первая и вторая информационные группы входов соответственно с второй и третьей группами шин управления, а выходыс второй группой входов сумматора, выходы всех разрядов которого, кроме знакового и старшего, подключены к шинам кода коррекции, а выход старшего разряда - к второму входу вентиля, выход которого соединен с .первым единичным входом триггера и первым входом элемента ИЛИ, второй каэ 507/76 Тираж ВНИИПИ Гос по делам 113035, Москввход которого соединен с выходомделителя частоты с переменным коэффициентом деления и нулевым входомтриггера, а выход " с входом разре-,шения записи запоминающего блока,5 выход старшего разряда которогоподключен к третьему входу делителячастоты с переменным коэффициентомделения.Источники информации,1 О принятые во внимание при экспертизе1, Авторское свидетельство СССРР 744990, кл. Н 03 К 23/0011.01,78.2. Авторское свидетельство СССРР 750744, кл. Н 03 К 23/02,18,11,78.