Устройство цикловой синхронизации

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик(Я 1 М. Ки.з с присоединением заявки Мо Н 04 1, 7/08 Государственный комитет СССР по делам изобретений и открытий(23) Приоритет 53 УДК 621. 394. . 662 (088, 8 Опубликовано 0701.83. Бюллетень йо 1 Дата опубликования описания 070133(71) Заявитель 4 (54) УСТРОИСТВО ЦИКЛОВОЙ СИНХРОНИЗАЦИИ Изобретение относится к передаче данных и может использоваться в синхронных системах передачи раз)ного типа.Известен приемник синхросигнала, содержащий регистр сдвига, дещифратор, два элемента И, элемент НЕТ, два накопителя, генераторное оборудование, выделитель тактовой частоты и кодовый разделитель 113.Недостатками устройства являются малое быстродействие и низкая помехоустойчивость.Известно устройство цикловой синхронизации, содержащее элемент ИЛИ и регистр сдвига, сигнальный вход которого объединен с соответствующими входами выделителя тактовой частоты и кодового разделителя, а выходы регистра сдвига, через первый и второй дешифраторы соединены соот- ветственно с первыми входами перво- го и второго элементов И, выходы ко-. торых соединены со входами блока проверки чередования кодов, выход которого через элемент НЕТ подключен к первым входам первого и второго накопителей, второй вход второго накопителя объединен. с первым входом элемента НЕТ, второй вход которого объединен со вторыми входамипервоГо и второго элементов И и подключен к первому выходу распределителя импульсов, к одному из входовкоторого подключен выход выделителя тактовой частоты, а другие выходы распределителя импульсов подключены к соответствующим входам ко дового разделителя, к двум другимвходам которого подключены соответственно выходы первого и второго накопителей, причем выход второго накопителя подключен ко второму входупервого накопителя 12.1 ф Однако устройство обладает низкойпомехоустойчивостью.Цель изобретения - повышение помехоустойчивости.Для достижения бели в устройствоцикловой синхронизации, содержащееэлемент ИЛИ и регистр сдвига, сигнальный вход которого объединен ссоответствующими входами выделителятактовой частоты и кодового разделителя, а выходы регистра сдвига черезпервый и второй дешифраторы соединены соответственно с первыми входами первого и второго элементов Ивыходы которых соединены с входамиблока проверки чередования кодов, 98783 бвыход которого через элемент НЕТподключен к первым входам первого ивторого накопителей, второй вход вто.рого накопителя объединен .с первымвходом элемента НЕТ, второй вход которого объединен с вторыми входамипервого и. второго элементов И и подключен к первому выходу распределителя импульсов, к одному из входов кото"рого подключен. выход выделителя тактовой частоты,.а.другие выходы распреОделителя импульсов подключены к соответствующим входам кодового раздели-,:теля, к двум другим входам которогойодключены соответственно выходыпервого и второго накопителей, причемвыход второго накопителя подключен квторому входу первого накопителя, введены последовательно соединенныедополнительный элемент И и счетныйтриггер, при этом два других входасчетного триггера соединены соответст венно с первым входом первого накопителя и выходом блока проверки чередования кодов, к дополнительному входУкоторого подключен выход счетноготриггера, авыходы первого и второго 25дешифраторов через элемент ИЛИ подключены к первому входу дополнительного элемента И, к второму входу которого подключен выход первого накопителя, а выход дополнительного элемента И подключен к третьему входупервого накопителя и к второму входураспределителя импульсов.На чертеже приведена структурнаяэлектрическая схема устройства. 35Устройство цикловой синхронизациисодержит регистр 1 сдвига, дешифраторы 2 и 3, элемент ИЛИ 4, элементыИ 5 - 7, блок 8 проверки чередованиякодов, счетный триггер 9, элемент ИЕТ 4010, накопители 11 и 12, выделитель 13тактовой частоты, распределитель 14импульсов и кодовый разделитель 15.Устройство циклоной синхронизацииработает следующим образом,Групповой цифровой сигнал (непре рывная .последовательность бинарныхединиц и нулей ) поступает на регистр1 сдвига, кодовыйразделитель 15 ивыделитель 13, который осуществляетвыделение из группового сигнала тактовой частоты (частоты телеграфиро-,вания), которая необходима для непрерывной работы распределителя 14.Поступающий на йход устройствагрупповой сигнал продвигается по разрядам регистра 1 сдвига, С выходарегистра 1 сдвига комбинации принимаемых элементов сообщения (посылок),в параллельном .коде поступают на входы дешифраторов 2 и 3. Каждая комби- бОнация сигналов на входах этих дешиф.раторов, аналогичная одной из фазирующйх комбинаций, вызывает формирование сигнала на выходе соответствующего дешифратора 2 или 3. Если устройство находится в состоянии синхронизма, то отдельные сигналы с выходов дешифраторов 2 и 3совпадают по времени с сигналом на выходе последнего такта распределителя 14, поступающим один раз зацикл. При этом на выходах соответствующих элементов И 5 и б попеременно ,(через один цикл ) появляются сигналы, соответствующие по времени моменту опознавания фазирующих комбинаций, Блок 8 проверки осуществляет проверку чередования поступающих на его входы сигналов, Сигналы. на выходе блока 8 проверки появляются толькопри чередовании сигналов на его входеПри наличии сигналов в каждом цикле на выходе блока 8 проверки сигналы на выходе элемента НЕТ 10 отсутствуют, вследствие чего накопитель 11 (накопитель по выходу из синхронизма) разряжен и сигнал на его выходе отсутствует.При этом на-. копитель 12 (накопитель по входу в синхронизм) заряжен и на ео выходе (второй индикационный выхоД устройства ) присутствует единичный уровень напряжения (сигнал режима истинно ) синфазной работы ).Ложные синхрогруппы,. аналогичные фазирующим комбинациям и выделенные дешифраторами 2 и 3 из группового сигнала вследствие случайного сочетания нулей и единиц информации в групповом сигнале, не совпадают по времени с сигналом на выходе последнего такта распределителя 14, и, следовательно, не проходят на выходыэлементов И 5 и б. Кроме того эти ложные синхрогруппы через элементИЛИ 4 не проходят на второй (сбросовый) вход распределителя,14, так как элемент И 7 закрыт по второму входу нулевым уровнем напряжения с выхода накопителя 11При кратковременных искажениях фазирующих комбинаций (например,из-за воздействия помех или при сбоях синхронизации в системах более высокого порядка).сигнал на выходе блока 8 проверки временно отсутствует. В этом случае элемент НЕТ 10 оказывается открытым (для прохождения сигнала с выхода последнего такта распределителя 14), и сигнал с его выхода сбрасывает накопитель 12 в ноль и записывает единицу в накопитель 11 и счетный триггер 9. Отсутствие сигналов на выходах накопителей 11 и 12 воспринимается кодовым разделителем 15 как режим поддержания синхронизма.Второй во времени сигнал на выходе элемента НЕТ 10 записывает вторую единицу в накопитель 11 и счетный триггер 9, вследствие чего счетный триггер вернется.в исходное ( нулевое.":987836 апульса), уровень напряжения с вйхо -да которого подготавливает к работеэлемент И 7 по второму входу и свидетельствует о состоянии потериустройством синхронизма. Далее процесс поиска синхронизма полностьюаналогичен вьыеописанному.Предлагаемое устройство обеспечи-.вает посравнению с,известным повышение пбмехоустойчивости и, какследствие, быстродействие фазирования. Это достигается использованием Непрерывного режима работы рас 1пределителя 14 и введением цепи установки распределителя 14 в новоеисходное состояние (состоящей, вчастности, из элемента ИЛИ 4 и элемента И 7 ), вследствие чего обеспечивается временная привязка работыблока 8 проверки к длительности цикла.принимаемых сообщений,.что повышает помехоустойчивость устройстваВ известном устройстве в режимепоиска синхросигнала (режим остановки распределителя 14) блок 8 провеРки из-за ждущего режима работы расйределителя 14 и отсутствия требуе- ,.мых связей осуществляет проверкучередования сигналов (на выходахдешифраторов), произвольно расположенных во времени, вследствие чегоеет место низкая помехоустойчивостьазирования и большое время восстаовления синхронизма,Высокая помехоустойчивость предагаемого устройства позволяет снизить коэффициент накопления накопиеля по входу в синхронизм и уменьить потери декодируемой информацииз-за сбоя синхронизации, а такжеменьшить длину Фазирующих комбинаций, что приведет к повышениюнформационной скорости передачивсей системы передачи данных в целом. 5 ратора 2 или 3 первой же комбинации, ЗО иманалогичной фазирующей, из состава фпринимаемого группового сигнала, нприводит к формированию сигнала навыходе элемента ИЛИ 4, которьЖ про- лходит через элемент И 7 и поступает 35на первый вход счетноготриггера 9 т. вход накопителя 11 (устанавливая его ив состояние, соответствующее доступ- улению на его вход ь - 1 импульса ) 4 О.и на второй вход распределителя .14 и(,устанавливая его в новое исходноесостояние ).Если установка распределителя 14в новое исходное состояние была произведена истинной Фазирующей комбинацией, то сигнал на выходе последнего такта распределителя 14совпадает во времени с сигналами,навыходах соответствующих дешифраторов2 и 3, а сигналы с выхода блока 8.проверки заряжают накопитель 12,сигнал с выхода которого производитпо переднему фронту ) сброс накопителя 11 в нулевое состояние. Такимобразом устройство переходит в режимистинно синфазной работы,Если. установка распределителя 14в новое исходное состояние была осуществлена случайной комбинацией элементов сообщения, аналогичной Фа- бОзирующей, то первый же сигнал с выхода элемента НЕТ 10 заряжает накопитель 11 так как до этого он находился в состоянии, соответствующемпоступлению на его вход ъ им- б 5 Формула изобретения состояние, а сигнал с выхода счет= ного триггера 9.переводит блок 8 проверки в нулевое исходное состояние. Вследствие этого блок 8 проверки начнет проверку чередования поступаю-щих на его входы сигналов заново. % Формирование первого же сигнала на выходе блока 8 проверки приводит к , сбросу счетного триггера 9 в ноль и записи едийицы в накопитель 12В случае Формирования на выходе блока проверки 8 подряд (т е, в каж, дом цикле ь импульсов, где Ъ -коэффициент накопления накопителя по входу в синхронизм ) заряжается накопитель 12 и на его выходе Формирует. ся уровень единичного напряжения, свидетельствующий о восстановлении ;истинно синфазной работы и переводящий (по переднему Фронту) накопитель 11 .в нулевое состояние.В случае длительного отсутствия . 2 О (или искажения ) фазирующих комбинаций нроисходит заряд накопителя 11 (коэффициент накопления накопителя по выходу из синхронизма составляет . величину ъ, единичный уровень напря жения на вйходе которого подготавливает к работе элемент И 7 (по первому входу) и свидетельствует о потере синхронизма, При этом выделение дешифустройство цикловой синхронизации, содержащее элемент ИЛИ и рег)стр . сдвига, сигнальный вход которого объединен с соответствующими входами выделителя тактовой частоты .и кодового разделителя, а выходы регистра сдвига через первый и второй дешифраторы соединены соответственно с первыми входами первого и,второго элементов и, выходы которых соедине" ны с входами блока проверки чередова" ния кодов, выход которого. через элемент НЕТ подключен к первым входам первого и второго накопителей, второй вход второго накопителя объединен с первым входом элемента НЕТ, эта рой вход которого объединен с вторыми входами первого и второго элемен; тов И и подключен к первому выхОДУ распределителя импульсов, к одному987836 Составитель В. ЕвдокимоваЛушникова Техред С. Мигунова Корректор А. Лэятко едактор Подписноомитета СССРоткрытийкая наб., д, 4/5 329/48ВНИИПИ Гпо д3035, Москва Тираг 675 ственного бретений иЖ, Рауш Зака илиал ППП "Патент", г. Ужгород, ул, Проектная, 4 из входов которого подключен выходвыделителя тактовой частоты, а другие выходы распределителя импульсовподключены к соответствующим входамкодового разделителя, к двум другимвходам которого подключены соответственно выходы первого и второго накопителей, причем выход второго накопителя подключен к,второму входупервого накопителя, о т л и ч а.ющ е е с я тем, что, с целью повышения помехоустойчивости, введеныпоследовательно соединенные дополнительный элемент И и счетный триггер,при этом два других входа счетноготриггера соединены соответственно с 15первым входом первого накопителя ивыходом блока проверки чередованиякодов, к дополнительному входу которого подключен выход счетного триггера, а выходы первого и второго дешифраторов через элемент ИЛИ подключены к первому входу дополнительногоэлемента И, к второму входу которогоподключен выход первого накопителя,,а выход дополнительного элемента Иподключен к третьему входу первогонакопителя и второму входу распределителя импульсов,Источники информации,принятые во внимание при экспертизе1. Левин Л.С., Плоткин М,А. Основы построения цифровых системпередачи. М., "Связь", 1975, с. 118120.2. Авторское свидетельство СССРР 864586, кл. Н 04 Ь 7/08, 1979 (прототип).