Устройство для записи информации в запоминающее устройство

ОП ИСАНИЕ ИЗОБРЕТЕНИЯ К АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз СоветскихСоциалистическихРеспублик 11951399(51)М. Кл, 6 11 С 17/00 11 еударстеенкый камнтет СССР во делам нэобретеннй н отхрытнй(54) УСТРОЙСТВО ДЛЯ ЗАПИСИ ИНФОРМАЦИИ В ЗАПОМИНА 10 ЩЕЕ УСТРОЙСТВОИзобретение относится к вычислительной технике, в частности, к уст ройствам программирования запоминающе го уст рой ст в а,Известно устройство, реализую щее способ использования накопителя с дефектными запоминающими элементами, каждый из которых постоянно находится в состоянии - логический ноль или логическая единица. Усто ройство записывает И -разрядное информационное слово в накопитель, затем осуществляется его контрольное считывание. При отсутствии оши 5 бок цикл записи заканчивается. При обнаружении единичной ошибки производится запись инвертированного слова, при этом факт инверсии иденти- . Фицируется записью единицы в дополнительный (и+1)-ый индикаторный разряд. В режиме считывания, при наличии единицы в индикаторном разряде, считанное слово инвертируется 1. Однако это устройство не может быть использовано при записи в программируемый накопитель с одноразовой возможностью записи информации.Наиболее близким по технической сущности к изобретению является устройство для контроля блоков памяти, содержащее формирователь кодов адреса и Формирователь эталонных сигналов2 ). Однако это устройство не позволяет обходить ячейки памяти в накопителе. При использовании звестного устройства и обнаружении дефектной ячейки вся микросхема, в накопитель которой осуществляется запись, считается непригодной для использования. Также, поскольку дефектная ячейка может появиться в конце цикла записи, общее время записи информации достаточно велико.Цель изобретения - повышение надежности и быстродействия устройства.з 95139Поставленная цель достигается тем,цто устройство записи информации взапоминающее устройство, содержащеесхему сравнения, блок управления, информационные выходы которого подключены к соответствующим входамформирователя адреса и регистра числа, первый управляемый вход блокауправления и вход формирователя адреса соединены с первой информационной 10шиной, выходы формирователя адресаподключены к адресным шинам, дополнительно содержит первый и второйкоммутаторы, счетчик адреса и дешифратор, четыре элемента ИЛИ, сцетчикциклов и счетчик резервных ячеек,первый и второй элементы НЕ и элемент И, причем управляющие входы первого и второго коммутаторов подключены к соответствующим выходам деши"фратора, а информационные входы коммутаторов подключены к выходу регистра числа и информационным шинамсоответственно, а выходы коммутаторов соединены со входами первого ивторого элементов ИЛИ соответствен"но, выходы которых подключены ковходам схемы сравнения, а выход первого элемента ИЛИ - к входу первого элемента НЕ, причем выход схемысравнения подключен к первому входу счетчика циклов и входу второгоэлемента НЕ, выход которого соединен со вторым входом счетчика циклов и первым входом третьего эле"мента ИЛИ, второй вход которого подключен к выходу первого элемента НЕ,причем выход третьего элемента ИЛИподключен к второму входу блока управления и первому входу счетчика4 Гадреса, а выход счетчика циклов соединен с управляоцим входом регистрачисла, первым входом элемента И ивходом счетчика резер вных ячеек, выход которого подключен к первому вхо.ду четвертого элемента ИЛИ, второй вход которого соединен с выходом элемента И, а выход элементакоммутатора подключен ко второму входу элемента И,На фиг. 1 представлена схема устройства для записи в запоминающееустройство, на фиг. 2 поясняетсяпринцип переадресации, используемыйв устройстве для записи.Устройство содержит блок управления 1,формирователь адреса 2, Регистрчисла 3, сцетчик разрядов 1, дешифратор на к входов и и выходов 5,коммутаторы 6 и 7, элементы ИЛИ 8,и 9 схему сравнения 10, элементы НЕ 11 и 12, первый элемент ИЛИ 13, счетчик циклов записи 11, счетчик резервных ячеек 15, схему прерывания 16, состоящую из элементов И 17 и второго элемента ИЛИ 18, программируемое ЗУ 19, шины сигналов о невозможности обхода отказавшего запоминающего элемента 20.Выходы блока управления 1 соеди" нены с формирователем адреса 2, программируемым ЗУ 19, регистром числа 3. Выход формирователя адреса 2 подключен к соответствующему входу ЗУ 19, Регистр числа 3 имеетИ разрядов, из которых один являетсяиндикаторным и служит для организации переадресации в случае наличия дефектного запоминающего элемента, Разрядные выходы регистра числа 3 подключены ко входам коммутатора 6. Выходы коммутатора 6 соединены со входами элемента ИЛИ 8 и разрядными входами программируемого ЗУ 19, выходы которого соединены со входами коммутатора 7. Управляющие входы коммутаторов 6 и 7 соединены с соответствующими выходами дешифра" тора 5, входы которого соединены с выходами счетчика 1, Выходы коммутатора 7 подключены ко входам элемента ИЛИ 9, выход которого соеди. нен с первым входом схемы сравнения 10. Выход элемента ИЛИ 8 соединен со вторым входом схемы сравнения 10 и входом элемента НЕ 11. Выход схемы сравнения 10 подключен к элементу НЕ 12 и счетному входу счетчика циклов записи 11. Выход элемента НЕ 11 соединен с одним входом элемента ИЛИ 13. Выход схемы НЕ 12 подключен к другому входу элемента ИЛИ 13 и входу установки в ноль счетчика циклов записи 11. Выход элемента ИЛИ 13 подключен к счетному входу счетчика ч и входу блока управления 1, Выход счетчика циклов записи 11 соединен со входом элемента И 17, входом счетчика резервных ячеек 15, входом установки в ноль счетчика 1 и входом установки в единицу индикаторного разряда регистра числа 3, Выход элемента И 17 подключен к первому входу элемента ИЛИ 18, второй вход которого соединен с выходом счетчика используемых резервных яче-. ек 15, Выход элемента ИЛИ 18 под595 ключен к шине 20. Выход индикатор" ного разряда соединенс соответствующими входами формирователя адреса 2 и блока управления 1.Работает устройство следующим образом.формирователь адреса 2 формирует код адреса первой ячейки зоны памяти, в которую производится запись. В регистр числа 3 записывается (и)разрядное слово, при этом в индикаторный разряд записывается ноль. Перед началом записи счетчики 1, 11 и 15 сбрасываются в ноль, Далее, значение первого разряда регистра числа 3 поступает через коммутатор 6 на вход программируемого ЗУ 19 и элемент ИЛИ 8, На выходе элемента НЕ 11 Формируется единица, которая через элемент ИЛИ 13 поступает на счетный вход счетчика 4 и соответствующий вход блока управления 1, В блоке управления осуществляется подсчет единиц. Затем на вход ЗУ 19 и вход элемента ИЛИ 8 поступает значение второго разряда регистра числа 3, Если значение это. го разряда равно нулю, то описанный процесс повторяется. Иначе произво- ., дится запись этого разряда в ЗУ 19. Затем контрольное считывание. Если запись произошла, то на выходе : схемы сравнения Формируется ноль. При записи слова блок управления выдает команду формирователю адреса 2 перейти к следующему адресу, Цикл записи, считывание и сравнение могут быть повторены разрешенное число раз - содержимое сцетчика циклов записи 11, Если при прохождении разрешенного числа циклов записи, запись данного разряда не происходит, то с выхода счетчика циклов записи11 поступает сигнал на вход индикаторного разряда регистра числа 3 и устанавливает этот разряд в единицу. Этот же сигнал сбрасывает 1 в ноль. Процесс переадресации ячеек может повторяться столько раз, сколько ячеек выделено для одной зоны памяти. Подсчет использованных резервных ячеек памяти ведется счетчиком15, При его переполнении выдается сигнал на вход элемента ИЛИ 18. На шине 20 появляется сигнал, свидетель. ствующий о невозможности обхода отказавших запоминающих элементов.Изобретение позволяет использовать 904 микросхем КР 556 РТч вместо 10 при использовании прототипа, Также13996 5 1 О 15 20 25 30 35 40 45 50 55 это устрой ст во поэ воляет сократит ьвремя записи в среднем в два раза.Формула изобретенияУстройство для записи информациив запоминающее устройство, содержащее схему сравнения, блок управления, информационные выходы которогоподключены к соответствующим входамформирователя адреса и регистра числа, первый управляемый вход блока управления и вход Формирователя адресасоединены с первой информационной шиной, причем выходы формирователя адреса подключены к адресным шинам,отличающееся тем, что, сцелью повышения надежности и быстродействия устройства, в него введеныпервый и второй коммутаторы, счетчикадреса и дешифратор, четыре элемента ИЛИ, счетчик циклов и счетчик резервных ячеек, первый и второй элементы НЕ и элемент И, причем управляющие входы первого и второго коммутаторов подключены к соответствующим выходам дешифратора, а информационные входы коммутаторов подключенык выходу регистра числа и информационным шинам соответственно, а выходыкоммутаторов соединены с входамипервого и второго элементов ИЛИ соответственно, выходы которых подключены к входам схемы сравнения, а выходпервого элемента ИЛИ - к входу первого элемента НЕ, причем выход схемысравнения подключен к первому входусчетчика. циклов и входу второго элемента НЕ, выход которого соединен свторым входом счетчика циклов и первымвходом третьего элемента ИЛИ, второйвход которого подклюцен к выходу первого элемента ЙЕ, причем выход третьего элемента ИЛИ подключен к второму входу блока управления и первому входу счетчика адреса, а выходсчетчика циклов соединен с управляющим входом регистра цисла, первымвходом элемента И и входом счетчикарезервных ячеек, выход которого подклюцен к первому входу четвертогоэлемента ИЛИ, второй вход которогосоединен с выходом элемента И, а выход первого коммутатора подключен квторому входу элемента И.Источники информации,принятые во внимание при экспертизе1. Патент США й 3768071,кл. ЗЙ 0-116.1, опублик, 19722, Авторское свидетельство СССРй 6252 М 9, кл. С 11 С 29/00, 1978,Й 7 УРЯЯщйюас иф Вй базак иН СЮЙ Уест иф уюта оектна Япосс инф. спой1 т инф пУР НИИПИ Заказ 585959 Тираж 622 Подписно Филиал ППП Патент", г. Ужгород, ул 1 сюйье уиагки Риерйв уию,с