Устройство регулирования избыточности в симплексных системах связи

(7) Заявител 5 Й) УСТРОЙСТВО РЕГУЛИРОВАНИЯ ИЗБЫТОЧНОСТИ В СИМПЛЕКСНЫХ СИСТЕМАХ СВЯЗИ1Изобретение относится к техникепередачи дискретной информации иможет быть использовано. в автоматизированных системах управления при передаче информации по симплексным каналам связи.Известно устройство регулирования избыточности в симплексных системах связи, содержащее последовательно соединенные блок памяти иблок запрета, а также последовательно соединенные блок сравнения, блок совпадения и счетчики, выходыкоторых объединены и подключены ковторому входу .блока запрета и входублока памяти, ко второму входу кото,рого подключен выход блока запрета, при этом выход блока памяти подключен к другимвходам блока совпадения 11.Однако Формирование известным устройством значения кратного повторения информации не учитывает условия приема информации каждым абонентом сети и определяется по частоте приема информации всеми абонентами сети связи. В действительности же условия приема информации абонентами сети неодинаковы. Поэтому при5переходе от передачи информации або" ненту сети с хорошим качеством кана ла к передаче абоненту с плохим качеством канала при применении извест- Оного устройства имеет место неприем информации этим абонентом и дополнительная нагрузка сети связи повторной передачей информации, при переходе от передачи информации абоненту с плохим качеством канала к передаче информации абоненту с хорошим качеством канала информация передае 1" ся с большим числом повторений, что приводит к излишней занятости сети.Цель изобретения - оптимальное регулирование числа повторений пере" дач. Поставленная цель достигается тчто устройство регулирования избы 3 93072точности в симплексных системах связи, содержащее последовательно соединенные блок памяти и блок запрета а также последовательно соединенные блок сравнения, блок совпадения".и счетчики, выходы которых обьединены и подключены ко второму. входу блока : запрета и входу блока памяти, ко вто рому входу которого подключен выход блока запрета, при этом выход бло ф ка памяти подключен, к другим входам блока совпадения, введены последова" тельно соединенные коммутатор сооб" щений, анализатор адресов и оперативный запоминающий блок, последова зтельно соединенные декодер информа"ции, счетчик блоков с ошибками, ана лизатор состояния канала и Формирователь квитанций, а также счетчик блоков и декодер квитанций, вход которого подключен ко второму выходу коммутатора сообщений, а выход через оперативный запоминающий блок подсое,динен ко входу блока сравнения, при этом третий выход коммутатора сообщений через последовательно соединен" ные декодер информации и счетчик - блоков подсоединен ко второму входу анализатора состояния канала, третий вход которого подключен к обьединенным вторым входам формирователя квитанций, счетчика блоков с ошибками ,счетчика блоков и третьему выходу декодера информации, четвертый выход которого подсоеДинен к третьему вхо"4 . 33 ду Формирователя квитанций, выход ко. торого подсоединен к третьему входу блока памяти, к четвертому входу ко" торого подключен четвертый выход коммутатора сообщений.На чертеже дана структурно-электрическая схема устройства.Устройство содержит блок 1 памяти, блок 2 запрета, блок 3 сравнения, блоки совпадения 4.1-4.п счетчики 5.1-5.п, анализатор 6 состояния4 канала, формирователь 7 квитанций, декодер 8 информации, декодер 9 квитанций, счетчик 10 блоков, счетчик11 блоков с ошибками, коммутатор 12сообщений, анализатор 13 адресов,оперативный запоминающий блок 14,приэтом анализатор состояния канала 6 содержит сумматор 15 и дешифратор 16,Сообщение, подлежащее передаче,содержащее адресную и информационную части, через коммутатор 12 сообщений записывается в блок 1, памяти. После этого информация начинает считываться в канал связи. Считывание информации ведется до появления на выходе блока 1 памяти сигнала "Конец информаций", которйй поступает на блок 2 запрета и блоки 4.сдвпадения. Одновременно с записью информации в блок 1 памяти адресная часть сообщения через коммутатор 12 сообщений поступает на анализатор 13 адресов, который производит считывание состояния ячейки оперативного запоминающего блока 14 о качестве канала связи по поступившему адресу в блок 3 сравнения. Блок 3 сравнения дешифрирует информацию о качестве канала связи в необходимое число повторений инфор" мационной части в. сообщении и выдает на одном из своих выходов сигнал, разрешающий прохождение сигнала"Конец информации" цереэ один из блоков совпадения 4 на подключенный кнему один из счетчиков 5.Повторное считывание информациифэ блока 1 памяти производится посигналу "Повторить передачу", которыйформируется из сигнала "Конец инфор" мации"прошедшего через блок 2 эап" рета. Повторное считывание информации из блока 1 памяти ведется до техпор, пока один из счетчиков 5 непросчитает выбранный обьем счета,т.е.выбранное число. повторений информационной части. В этом случае на выходе одного иэ счетчиковпоявится сигнал, который запретит прохождениесигнала ".Конец информации" через блок 2 запрета и поступает навход блока 1 памяти как сигнал "Конец передачи", После этого считывание информации в канал связи прекращает" ся.Принятая иэ канала связи и демодулированная информация поступает накоммутатор 12 сообщений, который направляет ее на декодер 8 информации; линейного (п,М) кода. В начале приема информации декодер 8 информации обнуляет счетчик 10 блоков, счетчик блоков 11 с ошибками и устанавливаетв исходное состояние сумматор 5 анализатора 6 сщ;тояния канала и формирователя 7 квитанцийДекодер 8 информации декодирует информацию и выдает на,счетчик 1 блоков с ошибками.Счетчик 1 О блоков подсчитывает общее число блоков в декодируемой информации. По окончании декодирования счетчик,10 блОков будет содержать общее число блоков, а счетчик 11 бло930721 1 О 25 ЭО ков с ошибками .- число блоков с ошиб- ками в принятой информации, В результате работы сумматора 15 и дешифратора 16 анализатора состояния канала определяется отношение числа блоков с ошибками к общему числу принятых блоков, характеризующее состояние канала связи с тем абонентом,от которого принята Ййформация, поступившая на декодер 8 информации.По окончании декодирования иэ декодера 8 информации в блок формирователь 7 квитанций поступает опоэнаватель, представляющий некоторую кодовую комбинацию. Поступление опоэнавателя в формирователь 7. квитанцийразрешает считывать информацию с дешифратора 16 анализатора 6 состояния канала. В результате данных операций в формирователе 7 квитанций бу" дет сформирована квитанция, несущая в себе информацию о качестве. канала связи. Квитанция через блок 1 памятипоступает на выход.Квитанция, принятая передающимустройством, через коммутатор 12 со- ф общений поступает на декодер 9 квитанций, где производится ее декодирование, сравнение опознавателей и вы- . деление кодовой комбинации оценкисостояния канала связи. Выделенная комбинация записывается в оперативный запоминающий блок 14 по адресу, указанному анализатором 13 адресов.Техническая эффективность устройства по сравнению с известным заключается в увеличении пропускной способностисимплексных каналов связи между абонентами сети.Увеличение пропускной способности каналов связи при применении предлагаемого устройства происходит эа счет более рационального выбора числа повторений информационной части сообщения, учитывающего условия приема информации каждым абонентом сети.,Кроме этого, применение предлагае- могО устройства позволит повысить эффективную скорость передачи и.уменьшить время доставки информации в системе связи. 6 Формула изобретенияУстройство регулирования избыточности в симплексных системах связи,содержащее последовательно соединенные блок памяти и блок запрета;.а также последовательно соединенные блок сравнения, блок совпадения и счетчики, выходы которых объединены и подключены ко второму входу блока. запрета и входу блока памяти, ко второмувходу. которого подключен выход блоказапрета, при этом выход блока памятиподключен к другим входам блока сов 15 падения, о т л и ч а ю щ е е с я тем, что, с целью оптимального регулирования числа повторений передач,У введены последовательно соединенные коммутатор сообщений, анализатор ад щ ресов, оперативный запоминающий блок; последовательно соединенные декодер . информации, счетчик блоков с ошибками, анализатор состояния канала иформирователь. квитанций, а также счетчик блоков и декодер квитанций, вход которого подключен .ко, второму выходукоммутатора сообщений, а выход черезоперативный запоминающий блок подсоединен ко входу блока сравнения, приэтом третий выход коммутатора сообщений через последовательно соединен- .ные декодер информации и счетчик блоков. подсоединен ко второму входу анализатора состояния канала, третийЭ 5вход которого подключен к объединенным вторым входам формирователя кви-.танций, счетчика блоков с ошибками,счетчика блоков и третьему выходудекодера информации, четвертый выход40,которого подсоединен к третьему входу формирователя квитанций, выходкоторого подсоединен к третьему входу блока памяти, к четвертому входукоторого подключен четвертый выходкоммутатора сообщений.45Источники информации,1 принятые во внимание при экспертизе 1, Авторское свидетельство СССР Юф 507949,кл.Н 045/22, 1974 ;(прототип) .930721 Составитель Т, Поддубнякир Техред Е, Харитончик КорректорА Редактор А. За иал ППП "Патент", г, Ужгород, ул. Проектная, 4/8 ТиражВНИИПИ,Государстпо делам изоб113035, Иосква,а 5.енногетени Подписноо комитета СССРй и открцтийРаушская наб., д 4/5