Устройство символьной синхронизации

) Авторыизобретения 1) Заявител 5 Й) УСТРОЙСТВО СИМВОЛЬНОЙ СИНХРОНИЗАЦИ б п Изобретение относится к технике передачи дискретной информаций и может .быть использовано в приемных уст- ройствах дискретной информации.Устройство символьной синхрониза- ф ции по авт. св. Н 339009 содержит перемножители, систему фазовой авто- подстройки частоты, бло анализа ин. формации и блок формирования сигнала ошибки, причем в блок формированияО сигнала ошибки включены интеграторы с сбросом, выходы которых через стро. бируемые схемы памяти подключены к соответствующим входам сумматоров,на которые также подается сигнал с выхода системы фазовой автоподстройки частоты, выходы сумматоров через соответствующие двухполупериодные выпрямители подключены к входам вычитающего устройства, выходной сигналс которого подается на входсистемы фазовой автоподстройкичастоты С 13. Ьднако,данное устройство имеет ьшое время вхождения в синхронизм приеме биполярных сигналов.Цель изобретения - сокращение вреи вхождения в синхронизм при приебиполярных сигналов. Поставленная цель достигается тем, что в устройство символьной синхронизации, содержащее перемножители, систему фазовой автоподстройки частоты, блок анализа информации и блок формирования сигнала ошибки, причем в блок формирования сигнала ошибки включены интеграторы со сбросом, выходы которых через стробируемые схемы памяти подключены к соответствующим входам сумматоров, на которые также подается .сигнал с выхода системы фазовой автоподстройки частоты, выходы сумматоров через соответствую щие двухполупериодные выпрямители подключены к входам вычитающего устройства, выходной сигнал с которого93072 30 3подается на вход системы фазовойавтоподстройки частоты, в блок формирования сигнала ошибки введены последовательно соединенные блок сравнения и дополнительный перемножи"тель, при этом выходы сумматоровподключены к входам блока сравнения,выход одного из двухполупериодныхвыпрямителей через дополнительныйперемножитель подключен к соответствующему входу вычитающего устройст.ваНа фиг. 1 дана структурная электрическая схема предлагаемого устройства; на фиг. 2 - дискриминационная характеристика блока формирования сигнала ошибки.Устройство содержит перемножитеюи 1 и 2, интеграторы 3 и 4 со сбро"сом, блок 5 анализа информации, систему Фазовой автоподстройки частоты(ФЛПЧ) 6, блок 7 Формирования сигнала ошибки, состоящий из стробируемыхсхем памяти 8-11, линий задержки 12и 13, сумматоры 14 и 15, двухполу- упериодные выпрямители 16 и 17; вычитающее устройство 18, дополнительный перемножитель 19, блок 20 сравнения и усилитель 21,Устройство работает следующимобразом.Напряжение от каждого интегратора 3 и 4 поступает. на две группыстробируемых схем памяти 8 и 9, 10и 11 в блоке 7 формирования. Перваягруппа стробируемых схем памяти 835и 9 открь:вается импульсной последовательностью, вырабатываемой системой ФАПЧ 6, а вторая группа стробируемых схем памяти 1 О и 11 - той же40последовательностью, но сдвинутойна половину длительности символа припомощи линии 12 задержки, Напряжениесо стробируемых схем памяти 8 и 9,1 О и 11 суммируется в сумматорах 1445и 15 и приводится к одинаковой полярности в двухполупериодных выпрямителях 16 и 17, Напряжение, снятое всередине символа, удваивается с помощью усилителя 21.Напряжение с выходов сумматоров14 и 15 сравнивается при помощи блока 20 сравнения, который формирует йа 2 авыходе единичный сигнал положительной полярности при совпадении знаков и отрицательной полярности - при несовпадении, 8 соответствии с полярностью единичного сигнала, поступающего на знаковый вход дополнительного перемножителя 19, на выходе которого формируется соответствующий знак величины удвоенного напряжения, которое вычитается с учетом своего знака в вычитающем устройстве 18 из напряжения, снятого с интегратора в конце символа, что позволяет формироватв на выходе блока 7 формирования дискриминационйой характеристики, на фиг. 2.Полученное на выходе вычитающего устройства 18 напряжение поступает на вход системы ФАПЧ 6. Сброс интеграторов 3 и 4 производится сигналом с выхода системы ФАПЧ 6, прошедшим. через линию 13 задержки.Таким образом, предлагаемое устройство позволяет обеспечить формирование дискриминационной характеристики с однозначной зависимостью от величины расстройки, что сокращает время вхождения в синхрониэм и повышает тем самым эффективность корреляцион-. ных приемников многоосновных сигналов.Формула изобретенияУстройство символьной синхронизации по авт, св, У 339009, о т л ич а ю щ е е с я тем, что, с целью сокращения времени вхождения в синхронизм при приеме биполярных сигналов, в блок формирования сигнала ошибки введены последовательно соединенные блок сравнения и дополнительный перемножитель, при этом выходы сумматоров подключены к входам блока сравнения, выход одного из двухполупериодных выпрямителей через дополнительный перемножитель подключен к соответствующему входу вычитающего устройства.Источники информации, принятые во внимание при экспертизе1. Авторскбе свидетельство СССР М 339009, кл. Н 04 1 7/00, 1970 (прототип).