Устройство управления векторным процессом

ОПИСАНИЕ ИЗОБРЕТЕНИЯ Сфвз Сфватсник Сфциапнстичасиих Распублнк(51)м. к . сударствениый комитет СССР о делам изобретеиий и открытий)1 о 3 3,09.81, Ьюл ния описани те2 309,8 72) Автор изобретени С.Кузин 1ии высшееС О.Макарова рдена Октябрьской Револ кое училище им. адмирал Ленинградско инженерное м 1) Заявител) УСТРОЙСТВО УПРАВЛЕНИЯ ВЕКТОРНЫМ ПРОЦЕССОРОМ ся к цифровойи может бытьцифровой выИзобретение относитвычислительной техникеиспользовано в составечислительной машины.Известно устройство управления векторным процессором последовательного действия. В состав устройства входят регистры сдвига и сумматоры последовательного действия 1).Недостатком такого устройства является низкая производительность обработки информации.Наиболее близким по технической сущности и достигаемому результату к изобретению является устройство управления вычислительной машины.Устройство содержит блок синхронизирующих импульсов и блок операций, которые соединены между собой взаимнообратной связью. Выход блока синхронизирующих импульсов соединен с первыми входами счетчика циклов, коммутатора регистров, блока знака операции, триггера двойных итераций и счетчика итераций а вторые входы всех упомянутых блоков соединены с выходом блока операций. Выход счетчика итераций подключен к первым входам коммутатора сдвигов и блока рормирования адреса, а перЪый выход счетчика циклов соединен с третьими входами триггера двойных итераций и -счетчика итераций, который четвертым входом соединен с выходом триггера двойных итераций. Второй выход счетчика циклов подключен к третьему входу коммутатора регистров, первый выход которого подключен к первому.выходу устройства, а второй выход - .к третьему входу блока знака операции,. выход которого является вторым выходом устройства, а четвертый вход блока знака операции соединен с магистралью управляющих сигналов ариф метического устройства процессора.Третий и четвертый выходы устройства соединены соответственно с выхода- ми коммутатора сдвигов и блока форми" рования адреса 12).20 Недостаток известного устройствасостоит в том, что в нем не предусмотрено автономное масштабирование исходных ксординат вектора, что приводит к уменьшению производительности векторного процессора и требует специального устройства умножения.Цель изобретения - повышениебыстродействия.Поставленная цель достигается тем, ЗО что устройство управления векторнымпроцессором, содержащее узел синхронизации, счетчик циклов первыйтриггер, счетчик итераций, узел формирования знака, регистр сдвига,блок памяти адресов, коммутатор,причем тактовые входы счетчика циклов,первого триггера., счетчика итераций,коммутатора н узла формирования зна-ка соединены с первым выходом узласинхронизации, второй выход узласинхронизации является тактовым выхо 1дом устройства, информационные входырегистра сдвига и блока памяти адре-,сов соединены с выходом счетчикаитераций, информационные входы счетчика циклов и счетчика итераций,первого триггера, коюутатора, узла 15Формирования знака, регистра сдвигаи блока памяти адресов соединены ссоответствующими входами группы информационных входов устройства, единичный вход первого триггера и управляющий вход счетчика.итерраций соединены с первым выходом счетчика циклов, суммирующий вход счетчика итераций соединен с выходом первого триггера, первый выход коммутатора явля-,ется переключающим выходом устройст.ва, второй выход "йоммутатора соединен с третьим входом узла Формирования знака, выход узла Формированиязнака является знаковым выходом устройства, выход регистра сдвига явля-,ется разрешающим выходом устройства,выход блока памяти адресов являетсяадресным выходом устройства, четвер"тый вход узла формирования знака является разрешающими входом устройства, третий вход коммутатора соединенсо вторым выходом счетчика циклов,введены второй триггер и блок элементов И, причем тактовый вход второготриггера соединен с выходом узла 40синхронизации, первый вход блокаэлеМентов Я соединен с выходом счетчика итераций, информационный входвторого триггера соединен с информационным входом устройства, единичный 4вход второго триггера соединен стретьим выходом коммутатора, нулевойвход второго триггера соединен с вы"ходом блока элементов И, разрешающийвход счетчика итераций, нулевой входпервого триггера и второй. вход, блокаэлементов И соединены с первым выходом вто ого триггера, второй выходвторого триггера соединен с пятымвходом узла формирования знака и суправляющим входом счетчика циклов. 55На чертеже приведена структурнаясхема устройства.Устройство содержит узел 1 синхронизации, группу информационныхвходов 2 устройства, счетчик 3 циклов, щокоммутатор 4, блок 5 формированиязнака, триггер б, счетчик 7 итера-.ций, регистр 8 сдвига, блок,9 памяти,адресов, триггер 10, блок -11 элементов И, переключающий выход 12 уст- у баронства, знаковый выход 13 устройст"ва, разрешающий выход 14 устройстваадресный выход 15 устройства, тактовый выход 16 устройства.Работу устройства рассмотрим напримере вычисления Функции с 3 гсщи Ч(Хаппаратурным способом по методу цифра за цифрой, в основу которого положено вращение вектора иа заранеерасчитанную последовательность углов.Вычислительная процедура этого метода описывается следующей сводкойформул:1 УУ 1 = У,у + Е 1 х 1и 2 ( (2)ф = Ф,. . + ч 91 (3где индекс 1 характеризует номер выполняемой итерации.Максимальное значение 1 равно количеству разрядов и в обрабатываемомчисле. Подсчет количества итераций.ведется счетчиком 7. Для ложных функций типа агсэ 1 п каждая итерация должна выполняться дважды, для чего предусмотрен триггер б, коммутирукарйвходные сигналы для счетчика итераций.,01 - угловые константы, хранящиеся в запоминающем устройстве, адрескоторых формируется блоком 9 с учетом содержимого счетчика 7 н выполняемой операции, сигнал о которойпоступает с входа 2.В рассматриваемом алгоритме операция умножения оперантов,хи уна 2 (-11 эаменена операцией сдвигаэтих операндов вправо на (1 - 1) разряд, для чего предусмотрен регистр8. Знак операции в формулах 1 - 3 зависит от значения оператора поворотавектора Е.(, равного +1.Для функции агсэ 1 п Е 1 =-1, еслиУ с (у 1 ч х 1 (0 иначе Е = +1.Окончательйый знак операции вформулах 1 - 3 формируется узлом 5,.который по входу 16 получает информацию о знаке числа хд и сравнимости числе уи (у из арифметического устройства процессора.Рассматриваемое устройство управ"ления предусмотрено для последовательно-параллельной обработки информации, т.е. Формулы 1 - 3 будут выполняться последовательно однимарифметическим устройством параллельного действия. Для организации такойработы в устройстве предусмотренсчетчик 3 и коммутатор 4. Счетчик3 работает с коэффициентом пересчета 3, а коммутатор формирует управляющие сигналы для соответствующихрегистров арифметического устройства и блока знака операций.Отличительная особенность рассматриваемого алгоритма заключается втом, что при каждом повороте векторана угол (Ц происходит удлинение егокоординат и 1 М 74) рава, а обднеудлинение за и двойных .итераций равно коэффициенту К, определяемому выразением К:ц+ д -йб)1+1Для того, чтобы учесть отмеченноеудлинение, начальные координаты вектора в известных устройствах перед . 5 вычислением функции масштабнруют, т.е.задают в масштабе К, а именно:1 ОМасштабирование требует выполнения двух команд умножения, что приводит к снижению производительностиПроцессора и требует обязательного 15 наличия схемы умноаения.В рассматриваемом устройствекоэффициент 1/К представлен в виденабора сомножителей, которые образуют 20следующую реккурентную формулу:где Р - элементы массива числа Р.Для 32-х разрядного процессора ониимеют следующие значения:Р = 26,10,14,18,22 26,3031,Для компенсации отмеченного удлинения при тех значениях индекса 1,для которого выполняется равенство(1 - 1) = Рунеобходимо скорректировать координаты вектора по следую- З 5щим формулам:После выполнения текущего масштабирования можно переходить к выполнению алгоритма по Формулам 1-3.ЪДля реализации данного варианта масштабирования в состав устройства введены триггер 10 масштабирования и блок 11, управляющие сигналы для которых формируются счетчиком 7 на двоичных кодах чиселэлементов массива Р. Триггер 10 предварительно устанавливается в ноль и вырабатывает разрешающие потенциалы для. блоков 6, 7 и 11. При (1 - 1 = Р55 срабатывает блок 11, переключаятриггер 10 в противополоииое состояние, в результате чего по сигналу от второго выхода триггера 10 в счетчик. циклов записывается коэффициент пересчета два для выполнения формул 4 и 5. Одновременно блок 5 получает управляющйй сигнал для формирования соответствующего знака операции и формулах 4 и 5. 4% После выполнения (1 - 1) итерации вместе с масштабированием с третьего выхода коммутатора 4 поступает сигнал для переключения триггера 10 в исходное нулевое состояние.Таким образом, устройство управления-Позволяет повысить производительность обработки информации, например, для 32-х разрядного процессора операция масштабирования координаты вектора выполняются за время 9 команд сложения, что в 3-5 раза быстрее по сравнению с обычным умножением.Формула изобретенияУстройство управления векторным процессором, содержашее,узел синхронизации, счетчик циклов, первый триггер, счетчик итераций, узел формирования знака, регистр сдвига, блок памяти адресов, коммутатор, причем. тактовые входы счетчика циклов, первого триггера, счетчика итерацйй, коммутатора и узла формирования знака соединены с первые выходом узла синхронизации, уторой выход узла синхронизации является тактовым выходом устройства, информационные входы регистра сдвига,и блока памяти адресов соединены с выходом счетчика итераций, информационные входы счетчика циклоЮ, счетчика итераций, первого триггера, коммутатора, узла формирования знака, регистра сдвига и блока памяти адресов соединены с соответствующими входами группы инфомационных входов устройства, единичный вход первого триггера и управляющий вход счетчика итераций соединены с первым выходом счетчика циклов, суммируащий вход счетчика итераций соединен с выходом первого триггера, первый выход ковеаутатора является переключающим выходом устройства, второй выход коммутатора соединен с третьим входом узла Формирования знака, выход узла Формирования знака является знаковым выходом устройства, выход регистра сдвига является разрешающим выходом уст,ройства, выход блока памяти адресов является адресным выходом устройства, четвертый вход узла Формирования знака является разрешающим входом устройства, третий вход коммутатора соединен со вторым выходом счетчика циклов, о т л и ч а ю щ е е с я тем, что, с целью повышения производительности, устройство содераит второй триггер и блок элементов И, причем тактовый вход второго триггера соединен с выходом узла синхронизации, первый вход блока элементов И соединен с выходом счетчика .итераций, информационный вход второго триггера соединен с информационным79/71 Тираж 748ВНИИПИ Государственного комитетпо делам изобретений иоткры 3035, Москва, Ж, Раушская наб. ПодписноеСССРийд. 4/5 Заказ филиал ППП фПатентф, г Ужгород, ул. Проектная, 4 входом устройства, единичный входвторого триггера соединен с третьимвыходом коммутатора, нулевой входвторого триггера соединен с выходомблока,Элементов И, разрешающий входсчетчика итераций, нулевой входпервого триггера и второй вход блока,элементов И соединены с первым выходом второго триггера, второй выходвторого триггера соединен.с пятыю входом узла формирования знака и с управляющим входом счетчика циклов. Источники информациипринятые во внимание при экспертизе1. Авторское свидетельство СССРР 519717 кл. О 06 Г 15/34, 19742. Авторское свидетельство СССРФ 641802, кл. С 06 Р 15/20, 1975Х 3 юототип 1.