Преобразователь последовательногодвоичного квазиканонического модифи-цированного кода b параллельныйканонический код

Союз Советских Социалистических Республик(511 М. Кл Р 6 06 Г 5/04 Государственный комитет СССР по делам изобретений и открытий(72) Авторы изобретения Киевский ордена Ленина политехнический и ститут.им. 50-летия Великой Октябрской социалистическойреволюции(71) Заявитель 54) ПРЕОБРАЗОВАТЕЛЬ ПОСЛЕДОВАТЕЛЬНОГО ДВОИЧНОГО КВАЗИКАНОНИЧЕСКОГО МОДИФИЦИРОВАННОГО КОДА В ПАРАЛЛЕЛЬНЫЙ КАНОНИЧЕСКИЙ КОД Изобретение относится к цифровойвычислительной технике и может бытьиспользовано, например при построении арифметических устройств работающих в избыточной двоичной системе счисления с цифрами 1, О, 1.Известен преобразователь последовательного двоичного квазиканонического модифицированного кода впараллельный канонический код, содержащий элементы И, распределительимпульсов регистры и элементы задержки 1,Недостаток этого устройства - боль.шие аппаратурные затраты и низкоебыстродействие,Наиболее близким по техническойсущности и схемному решению к предлагаемому является преобразовательпоследовательного двоичного квазиканонического модифицированного кодав параллельный канонический код, содержащий распределитель сигналов,вход которого соединен с первымтактирующим входом преобразователя,и регистр числа 2 . Недостаток известного преобразователя - низкое быстродействие, связанное с медленным распространением 30 сигналов заема при выполнении опера-,ций вычитания,Цель изобретения - увеличениебыстродействия преобразователяПоставленная цель достигается за счет того, что в преобразователь последовательндго двоичного квазикано- нического модифицированного кода в параллельный канонический код, содержаший распределитель сигналов, вход которого соединен с первым тактирующим входом преобразователя, и регистр числа, введены три группы элементов И, группа элементов ИЛИ, вспомогательный регистр и два элемента И, причем пряьие. выходы разрядов распределителя сигналов соединены соответственно со входами установки в единицу резрядов вспомогательного регистра и с первыми входами элементов И первой группы, а инверсные выходы разрядов распределителя сигналов подключены соответственно к первым входам элементов И второй группы,выходы которых подключены соответственно ко входам установки в ноль разрядов вспомогательного регистра, выходы которого связаны соответственно с первыми входами элементов И5 10 11 20 30 35 50 60 третьей группы, выходы одноименных элементов И первой и третьей групп соединены через соответствующие элементы ИЛИ группы со счетными входами разрядов регистра числа, первый информационный вход преобразователя соединен с первыми входами первого и второго элементов И и со вторыми входами элементов И нторой группы, второй информационный вход преобразователя соединен со вторым входом первого элемента И, выход которого соединен со вторыми входами элементов И третьей группы, второй тактирую щий вход преобразователя подключен к третьему входу первого и второго входу нторого элементов И, выход последнего из которых подключен ко вторым входам элементов И первой груп- пЫ, а третий тактирующий вход преоб - разователя соединен с входами записи информации вспомогательного регист ра.На чертеже изображена структур - ная схема преобразователя последовательного двоичного квазиканоничес - кого модифицированного кода в параллельный канонический код.Преобразователь содержит распределитель 1 сигналов, который может быть ныполнен, например, как кольцевой и- разрядный сдвиговой регистр или счетчик с дешифратором на и входов, вспомогательный регистр 2, содержащий и тактируемых ВЯ-триггеров, регистр 3 числа, содержащий и Т в триггер, группы элементов И 4 - б, элементы И 7 и 8, группу элементов ИЛИ 9, информационные входы 10 и 11 и так - тирующие входы 12 - 14.Прямые выходы распределителя 1 сигналов соединены с входами регист - ра 2 и с первыми входами элементов И б первой группы, а инверсные ныХоды распределителя 1 подключены к первым входам элементов И 4 второй группы, подключенных выходами к вхо - дам регистра 2, выходы которого связаны с первыми входами элементов И 5 третьей группы, Выходы элеМентов И 5 и б второй и третьей групп соедине - ны со входами группы элементов ИЛИ 9, выход которой подключен к счетным нходам регистра 3 числа. Информацион - ный вход 10 преобразователя подведен к первым входам элементов И 8 и 7 и вторым входам элементов И 4 второй группы, а информационный вход 11 связан со вторым входом элемента И 8, выход которого соединен со вторыми входАми элементов И 5 третьей группы, Тактирующий вход 12 подключен к третьему входу элемента И 8 и второму входу элемента И 7, выходом подключенного ко вторым нходам элементов И б первой группы, тактирующий вход 13 соединен с цепями приема кода вспомогательного реги стра 2, атактирующий вход 14 подключен к управляющему входу рассиределителя 1си гн алов,Преобраз онат ель работ ает следующим образом.В исходном состоянии н распределителе 1 сигналов единица находитсяво втором, а но вспомогательном регистре 2 - в первом разряде слева,в остальных разрядах записаны нули.В каждом 1-м цикле (1 = 1,и) наинформационные входы 10 и 11 посту -пает цифра а, операнда А, имеющаявес 2- и принимающая значение измножества 1, О, 1) . Пифры кодируютсясл едующим о бр аз о м:Значение Шина Шинацифры )О 111 1 00 0 01 1 1На выходе распределителя 1 единица находится в +1-м разряде,В первом такте каждого 1 - го циклапо сигналу с входа 12 происходит инвертирование 1 - го разряда регистра3, если принимаемая цифра равна 1или Т. Если принимаемая цифра равна1, то в регистре 3, кроме того, происходит инвертиронание тех разрядов,на которые поступают единицы с вспомогательного регистра 2, Если прини -маемая цифра равна О, то содержимоерегистра 3 не меняется.Во втором такте по сигналу с вхо -да 13 н 1-й разряд вспомогательногорегистра 2 записывается единица, Ес -ли же поступившая цифра равна 1 илиТ, то при этом происходит еще и обнуление остальных разрядов регистра 2В третьем такте по сигналу с выхода 14 единица в распределителе 1сигналов сдвигается на один разрядвправо,Если распределитель 1 и регистр2 выполнены на триггерах : внутренней задержкой, то тактирующие сигналы с входов 12 - 14 могут поданатьсяодновременно,В результате выполнения 1 - го цикла в регистре 3 числа формируется ре -зультат А, причем крайний слева разряд является знаковым,При выполнении регистра 2 и распределителя 1 сигналов на триггерах свнутренней задержкой время преобразования иразрядного кода с помощьюпредлагаемого устройства приблизительно равно иТ.Таким образом, предлагаемое устройство превосходит по быстродействиюизвестное примерно в и раз.В таблице приведен пример форьирования устройством результата А припоступлении на него операнда А10011011,00 0 3 1 4 1 5 1 б 1 00 110 1000 000000100 000001100 0000000 10 00000 1100 00 110 10000 000000010 000001100 001101010 000000010 000000010 001101010 000000001 000000010 0011010101 000000001 000000010 001101001 000000001 000000001 001101001 000000000 000000001 001101001 7 1 8 1 Формула изобретения Преобразователь последовательного двоичного квазиканонического модифицированного кода в параллельный канонический код, содержащий распреде литель сигналов, вход которого соединен с первым тактирующим входом преобразователя, и регистр числа, о т л и ч а ю щ и й с я тем, что, с цепью увеличения. быстродействия, в него 65 введены три группы элементов И, группа элементов ИЛИ, вспомогательный регистр и два элемента И, причем прямые выходы разрядов распределителясигналов соединены соответственносо входами установки в единицу раз -рядов вспомогательного регистра ис первыми входами элементов И первойгруппы, а инверсные выходы разрядовраспределителя сигналов подключенысоответственно к первым входам элеЗа ираж 745твенного комитета С бретений и открытий5, Раушская наб д писное судама,илиал ППППатент, г. Ужгород, ул. Проектна ментов И второй группы, выходы которых подключены соответственно ковходам установки в ноль разрядоввспомогательного регистра, выходыкоторого связаны соответственно спервыми входами элементов И третьейгруппы, выходы одноименных элементовИ первой и третьей групп соединены через соответствующие элементы ИЛИ группы со счетными входами разрядов регистра числа, первый информационныйвход преобразователя соединен с первыми входами первого и второго элементов И и со вторыми входами элементов И второй группы, второй информационный вход преобразователясоединен со вторым входом первого 15элемента И, выход которого соединен се вторыми входами элементов Итретьей группы, второй тактирующийвход преобразователя подключен ктретьему входу первого и второмувходу второго элементов И, выходпоследнего из которых подключен ковторым входам элементов И первойгруппы, а третий тактирующий входпреобразователя соединен с входамизаписи информации вспомогательногорегистра,Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРР 628485, кл. С 06 Р 5/04, 1977.2, Авторское свидетельство СССРпо заявке У 2421567/18-24,кл. С 06 Г 5/04, 1978 (прототип).