Устройство параллельно-последователь-ного аналого-цифрового преобразова-ния c самоконтролем

ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСК 9 МУ СВИДЕТЕЛЬСТВУ Союз СоветскинСоциалистическинРеспублик(23) Приоритет -51) М. Кл. Н 03 К 13/17 Гееударстееииый комитет СССР ав делам изобретений н открытийДата опубликования описания 28.03.81имия,само- азоваИзобретение относится к вычислительной технике и может быть использовано для построения прецезионных аналого-цифровых преобразователей в информационно-измерительных системах, устройствах автоматизированного контроля и управления.Известен параллельно-последовательный аналого-цифровой преобразователь, содержащий два преобразователя кода в напря жение, три нуль-органа, регистр, дешифратор, распределитель тактов, генератор пульсов, источник эталонного напряжен схемы И, ИЛИ 11.Однако в таком АЦП отсутствует контроль и не предусмотрено преобр ние знакопеременных напряжений.Известно устройство параллельно-последовательного аналого-цифрового преобра зования с самоконтролем, содержащее две тп разрядные резистивные м атрицы КК с подключенными к ним двухпозиционными переключателями, управляющие входы которых соединены с прямыми и инверсными выходами регистра, выходы резистивных матриц соединены с первыми входами первого и второго нуль-органов и входами резистивного делителя из двух резисторов, выход которого соединен с первым входом третьего нуль-органа, выход второй резистивной матрицы подключен к инвертирующему вхо ду операционного усилителя, выход которого соединен с первым входом четвертого нуль-органа, вторые входы нуль-органов подключены к шине измеряемого напряжения, выходы первого, второго и третьего нуль-органов через дешифратор соединены с первым входом регистра, второй вход которого через распределитель тактов подключен к выходу генератора импульсов, выход четвертого нуль-органа соединен с пер вь;м входом элемента ИЛИ, второй вход которого подключен к выходу первого нуль- органа, а выход к первому входу первого элемента И, второй вход которого через 1 элемент задержки соединен с первым выходом распределителя и единичным входом триггера, нулевой вход которого соединен с вторым входом регистра, триггер знака, выходы которого подключены к управляющим входам первого и второго переклю чателей, сигнальные входы которых соединены с соответствующими выходами источников эталонного напряжения положительной и отрицательной полярности, а вымоды сигнальными входами двухпозиционных переключателей, входы триггера знака соединены с вторым и третьим выходами распределителя, нулевой выход триггера - через третий и четвертый переключатели соединен соответственно с ги + 1 резисторомрезистивных матриц, выход первого элемента И подключен ко входу логического блока 12 .Однако известное устройство имеет малые быстродействие и достоверность контроля,1 ОЦель изобретения - повышение быстрадействия и достоверности контроля,Указанная цель достигается тем, что устройство параллельно-последовательного аналого-цифрового преобразования с самоконтролем, содержащее две ги разрядные резистивные матрицы КК с подключенными кним двухпозиционными переключателями,управляющие входы которых соединены спрямыми и инверсными выходами регистра,выходы резистивных матриц КК соединены с первыми входами первого и второгонуль-органов и входами резистивного делителя из двух резисторов, выход которого соединен с первым входом третьего нуль-органа, выход второй резистивной матрицы ККподключен к инвертирующему входу операционного усилителя, выход которого соединен с первым входом четвертого нуль-органа,вторые входы нуль-органов подключены кшине измеряемого напряжения, выходы первого, второго и третьего нуль-органов через 3 идешифратор соединены с первым входом регистра, второй вход которого через распределитель тактов подключен к выходу генератора импульсов, выход четвертого нульоргана соединен с первым входом элемента ИЛИ, втарой вход которого подключен 3к выходу первого нуль-органа, а выходк первому входу первого элемента И, второйвход которого через элемент задержки соединен с пергым выходом распределителяи единичным входом триггера, нулевой входкоторого соединен с вторым входом регист Ора, триггер знака, выходы которого подключены к управляющим входам первого и второго переключателей, сигнальные входы которых соединены с соответствующими выходами источников эталонного напряженияположительной и отрицательной полярности, а выходы с сигнальными входами двухпозиционных переключателей, входы триггера знака соединены со вторым и третьимвыходами распределителя, нулевой выходтриггера - через третий и четвертый переключатели соединен соответственно с ги + 1резистором резистивных матриц КК, выход первого элемента И подключен ко входу логического блока, введены четыре дополнительных переключателя, два дополнительных элемента И и два дополнительных источника эталонных напряжений, первый из которых соединен с сигнальным входом первого дополнительного переключателя, управляющий вход которого подключен к выходу первого дополнительного элемента И, первый вход которого соединен с единичным выходом триггера знака, вторыевходы первого и второго дополнительныхэлементов И соединены с единичным выходом триггера, второй дополнительный источник эталонного напряжения соединен с сигнальным входом второго дополнительного переключателя, управляюгций вход которогоподключен к выходу второго дополнительного элемента И, первый вход которого соединен с нулевым выходом триггера знака, выходы первого и второго дополнительных переключателей подключены к ги+ 1 резистору второй резистивной матрицы КК, сигнальный вход третьего дополнительного переключателя соединен с источником эталонного напряжения положительной полярности, управляющий вход - с выходом второго дополнительного элемента И, сигнальный вход четвертого дополнительного переключателя подключен к источнику эталонного напряжения отрицательной полярности,управляющий вход - к выходу первого до"полнительного элемента И, в выходы третьего и четвертого дополнительных переключателей соединены с ги + 1 резистором первой резистивной матрицы КК, неинвертирующий вход операционного усилителя подключен к выходам первого и второго переключателя.На чертеже изображена схема предлагаемого устройства.Схема содержит нуль-органы 1 - 4, дешифратор 5, операционный усилитель 6, двупозиционные переключатели 7 - 16, элементы И 17-19, первый дополнительный источник 20 эталонного напряжения (источник удвоенного эталонного напряжений положительной полярности), источник 21 эталонного напряжения положительной полярности, источник 22 эталонного напряжения отрицательной полярности, второй дополнительный источник 23 эталонного напряжения удвоенного эталонного напряжения отрицательной полярности), элемент ИЛИ 24, элемент 25 задержки, генератор 26 импульсов, распределитель 27, регистр 28, триггер 29, триггер 30 знака, логический блок 31Я резистивныи делитель 32, резистивные матрицы КК 33, 34.Устройство работает следующим образом.Весь цикл преобразования происходит за п тактов. п =а + и, где ир - число рабочих тактов; и= 1 - контрольный такт.Например, в десятиразрядном АЦП и -- 5,По сигналу. Установка нуля блок 27 устанавливает регистр 28, триггер 29 в исходное состояние. При этом на одном из двух входов трех нуль-органов появляются соответственно напряжения1-1 о 1 =1-1 оа =1-1 оЬ = ФЪТактовая частота от генератора 26 начинает поступать на распределитель 27 и свыходов нуль-органов 1 - 3 начинают поступать сигналы х, Х и х в соответствии с формулойР .1 У (1 и 10 три Узт И,)(1 ЩПосле дешифратора в соответствии с формулами у = х, д, = х, х + х, сигналы нуль-органов 1 - 3 поступают для управления блоком 28.На первом такте преобразования происходит включение двух триггеров старших разрядов. Соответственно происходит включе ние двух единичных переключателей и выключение двух нулевых переключателей старших разрядов. Далее происходит управление этих двух триггеров 28 регистра от дешифратора 5. На выходе двух резистивных матриц КК разность эталонных на 15 пряжений вновь делится резистивным делителем 32 на четыре равные части и поступает на входы блоков 1 - 3. В результате за и тактов происходит определение всех разрядов АЦП.20При самоконтроле на и-ом такте устанавливается в единичное состояние триггер 29 и в случае преобразования напряжений отрицательной полярности к напряжению на первом входе нуль-органа 1 11, добавляется напряжение отрицательной полярности, равное величине младшего разряда Ым.р. В результате к гп+1-ому резистору первой резистивной матрицы КК подключается выходное напряжение источника 22. На входе блска 3 образуется напряжение Ц + 2 Ц в связи с тем, что вход элемента 14 подсое-,фф 1 ф 30 динен к источнику 20, а выход - к т + 1-Ойдо резистору второй резистивной матрицы К 2 К. Это напряжение поступает на инвертирующий вход усилителя 6. На неинвертирующий (суммирующий) вход усилителя 6 поступает напряжение от источника 22 через переключатель 16. На выходе усилителя 6 образуется напряжение - Щ - Юм.р)1 Это напряжение поступает на вход нуль- органа 4. Если на выходе нуль-органа 1 и 4 - Бх) - (Ц - Цнл.р) или - 1.)х ( - 40 - Щ - Ц , то на выходе элемента ИЛИ 24 формируется импульс неисправности, стробируемый сигналом, с выхода блока 25, который поступает на вход блока 31, где индуцируется, регистрируется, исполь зуется для восстановления АЦП и т. п.Следующим циклом преобразования триггер 29 устанавливается в нулевое состояние и процесс преобразования повторяется аналогично описанному.50Формула изобретенияУстройство параллельно-последовательного аналого-цифрового преобразования с самоконтролем; содержащее две т разрядные резистивные матрицы КК с подклю 55 ченными к ним двухпозиционными переключателями, управляющие входы которых соединены с прямыми и инверсными выходами регистра, выходы резистивных матриц К 2 К соединены с первыми входами первогои второго нуль-органов и входами резистивного делителя из двух резисторов, выход которого соединен с первым входом третьегонуль-органа, выход второй резистивной матрицы КК подключен к инвертирующему входу операционного усилителя, выход которого соединен с первым входом четвертогонуль-органа, вторые входы нуль-органов подключены к шине измеряемого напряжения, выходы первого, второго и третьего нуль- органов через дешифратор соединены с первым входом регистра, второй вход которого через распределитель подключен к выходу генератора импульсов, выход четвертого нуль-органа соединен с первым входом элемента ИЛИ, второй вход которого подключен к выходу первого нуль-органа, а выход к первому входу первого элемента И, второй вход которого через элемент задержки соединен с первым выходом распределителя и единичным входом триггера, нулевой вход которого соединен с вторым входом регистра, триггер знака, выходы которого подключены к управляющим входам первого и второго переключателей, сигнальные входы которых соединены с соответствующими выходами источников эталонного напряжения положительной и отрицательной поляр,ности, а выходы с сигнальными входами двух- позиционных переключателей, входы триггера знака соединены с вторым и третьим выходами распределителя, нулевой выход триггера - через третий и четвертый переключатели соединен соответственно с гп + 1 резистором резистивных матриц КК, выход первого элемента И подключен ко входу логического блока, отличающееся тем, что, с целью повышения быстродействия и достоверности контроля, в него введены четыре дополнительных переключателя, два дополнительных элемента И и два дополнительных источника эталонных напряжений, первый из которых соединен с сигнальным входом первого дополнительного переключателя, управляющий вход которого подключен к выходу первого дополнительного элемента И, первый вход которого соединен с единичным выходом триггера знака, вторые входы первого и второго дополнительных элементов И соединены с единичным выходом триггера, второй дополнительный источник эталонного напряжения соединен с сигнальным входом второго дополнительного переключателя, управляющий вход которого подключен к выходу второго дополнительного элемента И, первый вход которого соединен с нулевым выходом триггера знака, выходы первого и второго дополнительных переключателей подключены к т + 1 резистору второй резистивной матрицы КК сигнальный вход третьего дополнительного переключателя соединен с источником эталонного напряжения положитель815904 8 Составитель ВТехред А. ВойкТираж 988дарственногоизобретенийЖ - 35, Раушнт, г. Ужго Махнанс КорректорПодписно СССР ост. Рогулич9ВНИИПИ Гопо делам113035, МоскваФилиал ППП Па дактор каз 727 омитетаот кры кая на д, ул. д. 4/5роектная,ной полярности, управляющий вход - с выходом второго дополнительно о элемента И, сигнальный вход четвертого дополнительного переключателя подключен к источнику эталонного напряжения отрицательной полярности, управляющий вход - к выходу 5 первого дополнительного элемента И, а выходы третьего и четвертого дополнительных переключателей соединены с гп + 1 )езистором первой резистивной матрицы КК, неинвертирующий вход операционного усилителя подключен к выходам первого и вто- .рого переключателя. Источники информации,принятые во внимание при экспертизе 1. Островерхов Н. В. Динамические погрешности аналого-цифровых преобразователей, 1975, с. 144 - 152.2, Авторское свидетельство СССР по заявке2586068/18-21, кл. Н 03 К 13/17, 1978 (прототип).