Устройство синхронизации цифровойпоследовательности

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИ ЕТИДЬСТВУ Сфеэ Советских Сфциаектичесимк Республик(22) Заявлено 0 07.78 (21) 2638005/1 рисоедмменмем заявим Йо,Государствеииый комитет СССР ао делам изобретеиий и открытий23) ПриоритетОпубликовано Дата опубликов 280281 Бюллетень йо анмя описания 280281 53 Ф 621. 394бб 2. 2 (088,8(72) Автор из обрат енм Н.П.Шевелкин с с р:),1 в : .К,"г;. . с.(54) УСТРОИСТВО СИНХРОНИЗАЦИИ ЦИФРОВ ПОСЛЕДОВАТЕЛЬНОСТИиижар Изобретение относится к радиотехнике и может использоваться в особо точных устройствах преобразования и передачи информации для синхронизации цифровых последовательностей по фиксированной точке опорного сигнала.Известно устройство синхронизац цифровой последовательности, содер щее последовательно соединенные фо мирователь фазы рассогласования и триггер, выходы которого через блок элементов И подключены к входам узла фазирования 1 .Однако это устройство не обладает 15 достаточной точностью.Цель изобретения - повышение точности.Указанная цель достигается тем, что первый вход формирователя фазы 0 рассогласования подключен к вторым входам блока элементов И, а второй вход - к другому входу узла фазнрования, при этом узел фазирования выполнен в виде четырех триггеров, выходы которых через соответствующие элементы И подключены к входам элемента ИЛИ, причем другой вход элемента ИЛИ соединен с выходом элемента задержки, вход ннвертора соединен с 30 входами первого и третьего триггерови второго и четвертого элементов И,авыход подключен к вторым входам первого и третьего элементов И и входамвторого и четвертого триггеров.приэтом другие входы триггеров, вход элемента задержки и вход инвертора являются входами узла фазирования,а выходэлемента ИЛИ - его выходом. Формирователь фазы рассогласования состоитиз селектора входной последовательности, трех каналов, каждый из которых состоит из последовательно сое"диненных триггера и элемента И, блока элементов И, причем первый и второй выходы селектора входной последовательности подключены соответственнок первым входам блока элементов И ипервому и второму входам триггератретьего канала, третий вход которогосоединен с третьим выходом селекторавходной последовательности и первымивходами, триггеров первого и второгоканалов, другие выходы которых под"ключены к вторым входам блока элементов И, выходы которого подключены квторым входам триггеров первого ивторого каналов, причем четвертый вы"ход селектора входной последовательности подключен к вторым входам эле 809618ментов И трех каналов, при этом входы селектора входной последовательности и объединенные между собой третьивходы триггеров всех каналов являютсявходами формирователя фазы рассогласования, а выходы элементов И - еговыходами,На чертеже представлена структурная электрическая схема предлагаемого устройства.Устройство синхронизации цифровойпоследовательности содержит формирователь 1 фазы рассогласования, триггер 2, блок 3 элементов И, узел 4фазирования, причем формирователь 1фазы рассогласования содержит селектор 5 входной последовательности, 15три канала б, каждый из которых состоит из триггера 7 и элемента 8 И,и блок 9 элементов И, а узел 4 фазирования содержит четыре триггера 1013, четыре элемента 14-17 И, элемент 2018 ИЛИ, элемент 19 задержки и инвертор 20, а также шину 21 входной последовательности, шину 22 тактовойчастоты, шину 23 установки исходногосостояния и выходную шину 24.25Устройство работает следующим образом.Входная последовательность и тактовая частота с соответствующих шин 21 и 22 поступают на входы формирователя 1 и подаются на входы селектора 5, с первых двух выходов которого сигналы несовпадений поступают на первые входы блока 9,а также на второй и третий нулевые входы триггера 7 третьего канала б. Сигнал совпадений с третьего выхода селектора 5 подается на единичный вход триггера 7 третьего канала б и вторые нулевые входы триггеров 7 первого 40 и второго каналов б. Сигнал совпадений четвертого выхода селектора 5 поступает на первые входы элементов 8 И каждого канала б, на вторые входы которых подаются разрешающие потенциалы с выходов триггеров 7 всех трех каналов б. На вторые входы блока 9 элементов И подаются разрешающие потенциалы с нулевых плеч триггеров 7 соответственно первого и второ го каналов б. Установка нуля триггеров 7 осуществляется после прохождения сигнала с шины 23, Сигналы с выходов трех элементов 8 И управляют входами триггера 2, обеспечивающего выдачу сигнала по одному из трех выходов в зависимости от подачи сигналов управления на соответствующий вход. Триггер 2 устанавливается в нулевое состояние при прохождении сигнала навторой вход с шины 23. Разрешающие 60потенциалы с выходов триггера 2 открывают. элементы И блока 3 для прохождения входной последовательности сГины 21 соответственно на первый, второй и третий входы узла 4. 65 Информация с первого входа узла 4 поступает на входы триггеров 10 и 1, со второго входа узла 4 - на входы триггеров 12 и 13 и с третьего входа узла 4 - на вход элемента 19 задержки, Входы триггеров 10 и 12 непосредственно, а триггеров 11 и 13 через инвертор 20 подключены к шине 22, Выходы триггеров 10-13 управляют первыми входами элементов 14-17 И,вторые входы элементов 14-16 И через инвертор 20, а элементов 15 и 17 И непосредственно стробируются тактовой частотой с шины 22. Информация с выходов элементов 14-17 И и с выхода элемента 19 задержки через элемент 18 ИЛИ поступает на выходную шину 24.В начальный момент времени после прохождения сигнала с шины 23 триггеры 7 и 2 устанавливаются в нулевые состояния. Нулевое состояние триггера 2 разрешает прохождение информации с шины 21 через блок 3 на третий вход узла 4 и далее через элемент 19 задержки и элемент.18 ИЛИ на выходную шину 24. Нулевые состояния первого н второго триггеров 7 разрешают прохождение сигналов несовпадений с выходов селектора 5 через блок 9.Если входная последовательность отстает от тактовой частоты, сигнал, пройдя с первого выхода селектора 5 через открытый нулевым состоянием второго триггера 7 элемент И блока 9, установит триггер 7 первого канала б в единичное состояние, закрывающее элемент И блока 9 для возможного прохождения сигнала со второго. выхода селектора 5 и открывающее элемент 8 И первого канала б для прохождения сигнала с четвертого выхода селектора 5 на вход триггера 2, устанавливая последний в состояние, открывающее элемент И блока 3 для прохождения входной последовательности с шины 21 на первый вход узла 4, а элементы 8 И второго и третьего каналов б закрыты нулевыми потенциалами с единичных плеч триггеров 7, Элементы И блока 3 закрыты нулевыми потенциалами соответствующих плеч триггера 2.Информация с шины 21 поступает далее на входы двухтактных триггеров 10 и 11, в которых осуществляется ее синхронизация соответственно прямой и инверсной тактовой частотой. Необходимость иметь два триггера 10 и 11 диктуется возможностью равенства длительности тактовой частоты и входной последовательностиПри этом триггер 10 запоминает и синхронизирует значение входной последовательности при наличии единицы на шине 22, а триггер 11 - при наличии нуля.Подобное построение обеспечивает еинхронизацию входной последовательности без возможной потери единичных символов при равенстве длительностейФормула изобретения 3. Устройство по п.1, о т л и ч а ю щ е е с я тем, что формирователь фазы рассогласования состоит из селектора входной последовательности, трех каналов, каждый из которых состоит из последовательно соединенных триггера и элемента И, блока элементов И, причем первый и второй выходы селектора входной последовательности подключены соответственно к первым входам блока элементов И и первому и второму входам триггера третьего канала, третий вход которого соединен с третьим выходом селектора входной последовательности и первыми входами триггеров первого и второго каналов, другие выходы которых подключены к вторым входам блока элементов И, выходы которого подключены к втОрым входам триггеров первого и второго каналов, причем четвертый выход селектора входной последовательности подключен к ,вторым входам элементов И трех кана,лов, при этом входы селектора входНеобходимость иметь два триггера 12 и 13 объясняется теми же причинами, что и для триггеров 10 и 11. При 60 этом триггер 12 синхронизирует и запоминает значение входной последовательности при наличии единицы на шине 22, а триггер 13 - при наличии нуля. Информация с выходов триггеров б 5 символов тактовой частоты и информации. Информация с выходов триггеров 10 и 11 поступает на элементы 14 и 15 И, которые стробируются соответственно инверсной и прямой тактовой частотой, Стробирование исключает возможность появления на выходе устройства ложных символов информации, возникающих при пропуске одним из триггеров 10 и 11 единичного символа информации при ее изменении в момент наличия нуля на входе. Сигналы с выходов элементов 14 и 15 И суммируются элементом 18 ИЛИ и поступают на выход устройства - шину 24.Если входная последовательность начинает совпадать с тактовой часто той, то единичное состояние триггера 7 третьего канала б открывает элемент 8 И для прохождения сигнала, Сигнал поступает на вход триггера 2, устанавливая его в состояние, откры вающее элемент И блока 3 для прохождения информации с шины 21 на третий вход узла 4 и далее через элемент 19 задержки, элемент 18 ИЛИ на выходную шину 24. Элементы 8 И закрыты нуле выми состояниями триггеров 7, а элементы И блока 3 - нулевыми потенциалами на соответствующих выходах триггера 2. Элемент 19 задержки осуществляет задержку символов входной последовательности на время, равное длительности импульса тактовой частоты, обеспечивая тем самым синхронизацию входной последовательности по фиксированной точке тактовой частоты (ее заднему фронту). Если входная и сследовательность опережает тактовую частоту,то сигнал, пройдя через открытый нулевым состоянием триггера 7 первого канала б 4 О элемент И блока 3, установит триггер 7 другого канала б в единичное состояние. На вход триггера 2 проходит сигнал, устанавливая его в состояние, открывающее элемент И блока 3 для прохождения входной последовательности с шины 21 на второй вход узла 4. Элементы 8 И закрыты нулевыми потенциалами с единичных плеч триггеров 7. Элементы И блока 3 закрыты нулевыми потенциалами соответствующих плеч триггера 2, Информация с шины 21 поступает далее на входы однотактных триггеров 12 и 13, в которых осуществляется ее синхронизация соответственно прямой и инверс ной тактовой частотой. 12 и 13 подается на элементы 16 и 17И, которые стрсбируются соответственно инверсной и прямой тактовой частотой. Сигналы с выходов элементов 16и 17 И суммируются элементом 18 ИЛИи поступают на выход устройствашину 24. 1, Устройство синхронизации цифровой последовательности, содержащее последовательно соединенные формирователь Фазы рассогласования и триггер, выходы которого через блок элементов И подключены к входам узла фазирования, о т л и ч а .ю щ е е с я тем, что, с целью повышения точности, первый вход формирователя фазы рассогласования подключен к вторым входам блока элементов И, а второй вход - к другому . входу узла фазирования. 2. Устройство по п.1, о т л и - ч а ю щ е е с я тем, что, узел фазирования выполнен в виде четырех триггеров, выходы которых через соответствующие элементы И подключены к входам элемента ИЛИ, причем другой вход элемента ИЛИ соединен с выходом элемента задержки, вход инвертора соединен с входами первого и третьего триггеров и второго и четвертого элементов И, а выход подключен к вторым входам первого и третьего Элементов И и входам второго и четвертого триггеров, при этом другие входы триггеров, вход элемента задержки и вход инвертора являются входами узла фазиронания, а выход элемента ИЛИ его выходом.дак 6 2/81 Тираж 709 ПодписноеВНИИПИ Государственного комитета СССРпо делам изобретений и открытий113035, Москва, Ж, Раушская наб.,д.4/5 ака ППП фПатентф, г.ужгород, ул.Проектная, 4 ной последовательности и объединенныемежду собой третьи входы триггероввсех каналов являются входами формирователя Фазы рассогласования, а вы- .ходы элементов И - его выходами. Источники информации,принятые во внимание прн экспертизе1, Авторское свидетельство СССР9 567214, кл. Н 04 Ь 7/02,1975