Устройство для цифровой корреляционнойфильтрации

ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВ ИЗЛЬСТВУ(22) Заявлено 19,06,78 (2) 2631609/18-09 Сюз Советских Социалистических Рестублик(51) М. Кл. Н 03 Н 17/00 с присоединением заявки М Государственный коинтет СССР но делам нзобретеннй н открытнй(0888) Дата опубликования описания 23. 01. 81(54) УСТРОЙС 1 ВО Д 33 Я ЦИФРОВОЙ КОРРЕЛЯЦИОННОЙ ФИЛЬТРАЦИИ Изобретение относится к цифровой обработке сигналов, в частности, к цифровой фильтрации, и может быть .использовано, например в цифровых анализаторах спектра.Известен цифровой корреляционный фильтр, содержащий аналого-цифровой преобразователь (АЦП), блок первичного интегрирования, состоящий из двух квантователей опорного сигнала, двух квадратурных каналов, каждый из которых состоит из последовательно соединенных умножителя и накапли" вающего сумматора и цифрового сумматора, перемножитель, запоминающий блок, блок вторичного интегрирования в виде выходного накапливающего сумматора, реверсивный счетчик и синхронизатор 11 .Однако известный цифровой Фильтр не предназначен для многоканальной обработки нескольких сигналов. В случае же использования известного фильтра для многоканальной обработки нескольких независимых сигналов, его необходимо существенно усложнять путем использования большого числа накапливающих сумматоров и умножителей. 30 Известен также цифровой фильтр, содержащий аналого-цифровой преобразователь, выходы которого соединены со входами "и" основных блоков интегрирования, а управляющий вход - с выходом задающего генератора(21 .Однако это устройство имеет более низкую избирательность за счет наличия боковых лепестков в частотной характеристике.Цель изобретения - повышение избирательности.Поставленная цель достигается тем, что в устройство для цифровой корреляционной фильтрации, содержащее аналого-цифровой преобразователь, выходы которого соединены со входами "и" основных блоков интегрирования, а управляющий вход - с выходом задающего генератора, введены синтезатор опорных частот, коммутаторы стробов и адресов, делитель частоты, формирователь стробов, элемент сдвига,инвертор, триггеры весовой функции и знака весовой Функции и дополнительный блок интегрирования, состоящий из последовательно соединенных сумма- гора, регистра и оперативного запоминающего устройства, выход которого "оединен с другим входом сумматора,при этом ко входу синтезатор . опорных частот подключен выход задающего генератора, а к выходам - третьи входы основных блоков интегрирования,первый и второй выходы каждого из которых соединены со входами соответственно коммутатора адресов и коммутатора стробов, ко входу делителя частоты подключен выход задающего генератора, к первому выходу через формирователь стробов - управляющие входы коммутаторов стробов и адресов, ко второму выходу через триггер весовой Функции - управляющий вход элемента сдвига, а к третьему выходу через триггер знака весовой функции управляющий вход инвертора, сигналь ный вход которого через элемент сдвига соединен с выходом коммутатора стробов, а выход - с первым входом дополнительного блока интегрирования, второй вход которого подключен к вы ходу коммутатора адресов, а такжЕ то, что основной блок интегрирования сос- . тоит из последовательно соединенных элемента равнозначности, сумматора, регистра и оперативного запоминающего д устройства, другой вход которого подключен к выходу формирования адресов, зыход которого является первым выхоом основного блока интегрирования, а выход оперативного запоминающего устройства - вторым выходом, третий вход сумматора является первым входом основного блока интегрирования,первый вход элемента равнозначности вторым входом, а второй вход элемента равнбзначности объединен со входом формирователя адресов и является третьим входом основного блока интегрирования.На чертеже представлена структурная электрическая схема устройства 40 для корреляционной фильтрации. В устройстве сигнальные входы аналого-цифрового преобразователя АЦП) 1 являются входами устройства, выходы АЦП 1 подключены к соответствующим входам п блоков 2 интегрирования, каждый из которых содержит элемент 3 равнозначности, соединенные в кольцо сумматор, 4, регистр 5, опе- р ративное запоминающее устройство (ОЗУ) б и формирователь 7 адреса, подключенный выходом к адресному входу оперативного запоминающего устройства б. Знаковый выход аналого-цифрового преобразователя 1 подключен к первому входу элемента 3 равнозначности, а числовой выход к числовому входу сумматора 4, ко второму входу элемента 3 равнозначности, соединенному со входом Форми рователя 7 адреса, подключен соответствующий выход синтезатора 8 опорных частот, а выход элемента 3 равнозначности подключен к знаковому входу сумматора 4. б 3 Выходы ОЗУ б, являющиеся выходами блоков 2 интегрирования, связаны через последовательно включенные коммутатор 9 стробов, элемент 10 сдвига и инвертор 11 с дополнительным блоком 12 интегрирования, содержащим, соединенные в кольцо сумматор 13, регистр 14 и оперативное запоминающее устройство (ОЗУ) 15. Выходы формирователей 7 адреса связаны через коммутатор 16 адресов с адресным входом ОЗУ 15, выход которого является выходом устройства. С управляющими входами коммутаторов 9 и 1 б стробов и адресов связан через формирователь 17 стробов первый выход делителя 18 частоты, второй и третий выходы которого через триггеры 19 и 20 весовой функции и знака весовой функции соответственно связаны с управляющими входами элемента сдвига и инвертора 11. Управляющий вход аналого-цифрового преобразователя 1 и входы синтезатора 8 опорных частот и делителя 18 частоты соединены с выходом задающего генератора 21.Устройство работает следующим образом.Поступающие на вход устройства независимые сигналы в АЦП 1 квантуются по амплитуде и во времени и подаются на и блоков 2 интегрирования, настроенных на различные частоты. Квантование во времени осуществляетсясигналами задающего генератора 21 с достаточно высокой частотой, пригодной для работы всех и блоков 2 интегрирования, и таким образом, что в течение периода квантования на выходе АЦП 1 последовательно формируются квантованные по амплитуде значения всех входных. сигналов, Сигнал на выходе АЦП 1 формируется в виде знака на знаковом выходе и числа - на числовом выходе. Эти сигналы поступают в блоки 2 интегрирования. Знаки сигналов с АЦП 1 поступают на элементы 3 равнозначности, на вторые входы которых поступают знаковые сигналы опорных частот с соответствующих выходов синтезатора 8 частот. Получающееся при этом произведение полярностей с выхода элемента 3 равнозначности поступает на знаковый вход сумматора 4. При этом на числовой вход сумматора 4 поступает значение с числового выхода АЦП 1. Одновременно Формироватль 7 адреса под воздействием сигнала синтезатора 8 опорных частот Формирует адрес соответствующей ячейки ОЗУ б, с выхода которой сигнал поступает навторой вход сумматора 4. Результат сложения в сумматоре 4 представляе собой промежуточный результат интегрирования и записывается в регистр 5 и затем переписывается в ОЗУ б в ту же ячейку на местоЗадающий генератор 21 управляетработой синтезатора 8 опорных частоти делителя 18 частоты, который, всвою очередь, управляет работойФормирователя 17 стробон и состояниемтриггеров 19 и 20 весовой Функциии знака весовой функции. предыдущего промежуточного результата. Интервал времени между получением предыдущего и последующего промежуточного результата интегрирования, называемый периодом обработки, определяется частотой опорного сигнала и выбирается и два раза меньшим периода опорного сигнала. В связи с тем, что каждый сигнал в блоке 2 интегрирования обрабатывается Раздельно с синуснойи косинусной составляющими опорного сигнала, число ячеек в ОЗУ б каждого блока 2 интегрирования н два раза преньыает число входных сигналон. Каждая ячейка соответствует одному квадратурному каналу одного из входного сигнала. За один период обработки обновляются все промежуточные результаты интегрирования. Все входные сигналы в блоке 2 интегрирования обрабатываются аналогично 20 предлагаемому выше со сдвигом во времени на часть периода обработки,необходимую для обработки предшествующего сигнала.С выходов ОЗУ б абсолютные зна чения сигналов (без знака) поступают на коммутатор 9 стробов, Работа коммутатора 9 стробов тактируется стробирукщими импульсами с формирователя 17 стробов. Каждый строб пропускает Я на вход элемента 10 сдвига сигналы с выхода только одного из блоков 2 интегрирования. В элементе 10 сдвига в зависимости от состояния триггера 19 весовой Функции сигналы либо 33 удваинают свою величину (сдвигаются на разряд н сторону старших разрядов), либо проходят без изменения на ин.;зтор 11 где н зависимости от состояния триггера 20 знака весовой функции либо инвертируются, либо беэ , изменения полярности проходят на блок 12 интегрирования,где поступают на вход сумматора 13. Одновременно со стробированием коммутатора 9 стробов формирователь 17 стробов уп равляет также коммутатором 16 адресов, с выхода которого сигналы соответствующего формирователя 7 адреса поступают на адресный вход ОЗУ 15. При этом на выходе ОЗу 15 формируется я промежуточный результат вторичного интегрирования соответствующего сигнала, который поступает на второй вход сумматора 13. На выходе сумматоРа 13 фоРмиРУется новый промежуточ- у ный результат, являнхаийся суммой сигналов на выходах сумматора 13, Новый промежуточный результат вторичного интегрирования записывается в регистр 14 и затем н ОЗУ 15 в ту же ячейку вместо предыдущего промежу точного Результата вторичного интегрирования. Каждой паре ячеек ОЭУ б блока 2 интегрирования, хранящей промежуточные результаты интегрирования одного из входных сигналов в 65 двух квадратурных каналах, соответствует одна ячейка ОЗУ 15 блока 12интегрирования. Поэтому сигнал, хранящийся в ячейке ОЗУ 15, являетсярезультатом объединения и вторичного интегрирования выходных сигналовдвух кнадратурных каналов блока 2интегрирования, Общее количествоячеек в ОЗУ 15 равно произведениючисла обрабатываемых сигналов начисло частотных каналов, в которыхобрабатывается каждый сигнал. Формула изобретения 1. Устройство для цифровой корреляционной фильтрации, содержащее аналого-цифровой преобразователь, выходы которого соединены со входами "и" основных блоков интегрирования, а управляющий вход - с выходом задающего генератора, о тл и ч а ю щ е е с я тем, что, с целью повышения избирательности, в него введены синтезатор опорных частот, коммутаторы стробон и адресов, делитель частоты, формирователь стробов, элемент сдвига, инвертор, триггеры весовой функции и знака весовой функции и дополнительный блок интегрирования, состоящий из последовательно соединенных сумматора, регистра и оперативного запоминающего устройства, выход которого соединен с другим входом сумматора, при этом ко входу синтезатора опорных частот подключен выход задающего генератора, а к выходам - третьи входы основных блоков интегрирования, первый и второй выходы каждого из которых соединены со входами соответственно коммутатора адресов и коммутатора стробон, ко входу делителя частоты подключен выход задающего генератора, к первому выходу через Формиронатель стробов - управляющие входы коммутаторов стробов и адресов, ко втором выходу через триггер весовой функции - управляющий вход элемента сдвига, а к третьему выходу через триггер знака весовой функции - управляющий вход инвертора, сигнальный вход которого через элемент сдвига соединен с выходом коммутатора стробов, а выход с первым входом дополнительного блока интегрирования, второй вход которого подключен к выходу коммутатора адресов.799108 Ох Составитель Т. АфаТехредМ,Табакович ева Корректор М, Вигу Л. Белоусо ед. акаэ 10090/82 краж 999Государствделам иэобсква, Ж,Подписное нного комитета ССС етений и открытий Раушская наб., д,ВНИИПИ 303 иал ППП "Патент", г. Ужгор П ная,4 2 устройство по п,1, о т л ич а ю щ е е с я тем, что основной блок интегрирования состоит из последовательно соединенных элемента равнозначности, сумматора, регистра и оперативного запоминающего устройства, другой вход которого подключен к выходу формирователя адресов, выход которого является первым выходом основного блока интегрирования, а выход оперативного запоминающего устройства - вторым выходом, третий вход сумматора является первым входом основного блока интегрирования,первый вход элемента равнозначностивторым входом, а второй вход элемента равнозначности объединен со входом формирователя адресов и является третьим входом основного блокаинтегрирования.Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9 б 32052, кл. Н 03 Н 7/02, 1976,2. Слока В.К. Вопросы обработкирадиолокационных сигналовМ.,