Устройство управления

Союз Советских Социалистических Республик(51)М, К . с присоединением заявки Мо 2583521/24 Об Р 9/Об Государственный комитет СССР по делам изобретений и открытий(54) УСТРОЙСТВО УПРЛВЛВНИЯ Изобретение относится к вычисли тельной технике, в частности к устройствам управления вычислительных машин, и может быть использовано для управления вычислительным процессом в арифметических устройствах, состоящих из нескольких специализированных Функциональных блоков, использующих одноадресную стРуктуРу о команд.Известно устройство управления в многопроцессорной вычислительной системе, содержащее блок анализа команд перехода, блок памяти сформированных команд, блок общих регистров, блок стековой памяти номеров массивов, блок обработки паспортов массивов, ориентированный на работу с массивами информации 11120Однако такие устройства имеют сложную структуру управления из-за ориентации на обработку массивов информации,Наиболее близким к данному по зс сущности техническим решением является устройство для управления арифметическим устройством, содержащее регистр команд, распределитель команд, память, соединенную адресным входом и входом обращения соответственно с первым и вторым выходами распределителя команд, блок приоритета, первый выход которого соединен с информационным входом памяти, а первый вход - с входом готовности устройства и первым входом распределителя команд, третий выход которого соединен со входом кода операции устройства вход кода направления результата и вход кода результата которого подключены соответственно ко второму и третьему входу блока приоритета, соединенного адресным входом со вторым выходом распределителя команд 2 , Кроме того устройство содержит ассоциативную память и регистр-сумматор.Недостатком этого устройства является его сложность, что обусловлено наличием блоков ассоциативной промежуточной памяти для реализации обмена между операционным блоком и памятью данных. Кроме того устройство имеет сложную схему управления переключением передающих шин, требующих большого количества аппаратуры.Целью изобретения является упрощение устройства.Поставленная цель достигается тем,что в устройство введен блок промежуточного хранения, регистр операцийа группа элементов И, причем первый выход регистра команд соединенсо вторым входом распределителя комацд, подключенного третьим и четвертым входами к соответствующим выодам регистра операций, входы котого соединены с ныходами соответствующих элементов И группы, упранляю",щие входы которых подключены к четвертому выходу распределителя команда информационные входы - к выходамсоответстнующих разрядов регистра команд пятый, шестойседьмой, восьмойвходй распределителя команд соединены соответственно первым, вторьм,третьим и четвертым выходами блокапромежуточного хранения, первый ичетнертый выходы и информационныйвход и вход обращения которого подключены .соответственно к четвертомуи пятому входам и второму и третьемувыходам блока приоритета, первый ивторой входы адреса блока промежуточного хранения соединены соответственно с адресным выходом команд, информационный выход блока промежуточногохранения соединен с шестым входомблока приоритета.Кроме того, блок промежуточногохранения содержит память микрокоманд,вход которой и первый выход являютсясоответственно входом обращения ипервым выходом блока, схему сравнения, первый и второй входы и выходкоторой являются соотнетстненнонторым выходом, первым адресным входом и третьим выходом блока, регистрадреса операции, первый и второй входы которого подключены соответственноко второму выходу памяти микрокоманди второму адресному входу блока, авыход - к перному входу схемы сравнения, регистр числа, соединенныйпервым и вторым входами и выходом соответственно с третьим выходом памятимикрокоманд и информационными входоми выходом в ноль, которых соединенычерез элемент НЕ к первому выходупамяти микрокоманд счетные входы перного и второго триггеров подключенысоответственно к первому выходу памяти микрокоманд и нторому входу регистра числа, выходы триггеров соединены с соответствующими входами эле-мента И, выход которого является четвертым выходом блока.На чертеже представлена блок-схема устройства,Устройство содержит регистр 1 команд, блок 2 промежуточного хранения, распределитель 3 команд, регистр 4 операций, блок 5 приоритета,операционный блок 6, включающий группу независимо работающих функциональных арифметических блоков (ФАБ), память 7 данных, группу элементов И 8,5 1 О 15 20 3 О 4 О Блок 2 промежуточного хранениявключает память 9 микрокоманд, регистр 10 адреса операции, схему сравнения 11, элемент И 12, регистр 13числа, триггеры 14 со счетными вхо ами. Распределитель 3 команд объедияет элементы И 15, 16, 17 и 18, коммутаторы 19, 20, 21, 22 и 23, элемент ИЛИ 24 и дешифратор 25. Блок5 содержит элементы ИЛИ 26, 27 и 28,элементы И 29 и 30 триггеры 31, коммутаторы 32, 33, 34 и 35.Регистр 1 содержит разряды, указывающие вид командной операциипризнак занесения (ПЗ), код адреса(А) и код операции ( КОП). Распределитель 3 команд содержит М+2элементов И М+4 вентильных коммутаторов разрядностью, равной числу коммутируемых разрядов (М-количество арифметических устройствоперационного блока 6), Блок 5 приоритета содержит М входных элементов И 30.Устройство работает следующимобразом.Команда из памяти команд по входу устройства поступает на регистр1 и н случае наличия сигнала разрешения с выхода элемента И 33 блока3 поступает н регистр 4 для дальнейшей обработки на стадии приема,либо задерживается в регистре 2 ожидая освобождения нужного ФАБ.Анализ признаков выполняется вблоке 3 дешифратором 25 при отсутствии сигнала равенства адреса изкоманды адресу, который вырабатынается в блоке 2 на основе анализасхемой сравнения 11 содержимого адресного поля регистров 1 и 10,С выхода дешифратора 25 информация поступает на входы элементовИ 15, которые формируют сигнал разрешения прохождения КОП на выбранныйФАБ операционного блока 6. Это разрешение пропускает КОП через М нентильных коммутаторов 16 с выходовкоторых КОП поступает на вход соответствующего ФАБ,Сигналы занятости ФАБ, а такжеблока 2 с выходов элементов И 15 и18 поступают на элемент ИЛИ 34, выход которого управляется выходомкоммутатора 30.После анализа ПЗ и определенияФАБ, к которому будет направленакоманда, происходит выборка операнда памяти 7 по адресу, указанномув команде с предварительным сравнением содержимого регистра 10 садресом, указанным в адресном полерегистра 1. Это делается для того,чтобы не обращаться за операндом,который еще не занесен в память 7после получения результата операции,предшествовавшей новой команде. В,случае равенства указанных адресов,команда ожидает на регистре 1 зане 750488сения результата операции в память 7 через блок 2 и только после этого проходит на регистра 4 для дальнейшей обработки.После этого содержимое адресногб поля регистра 4 заносится в регистр 5 10 если есть команды засылки результата предыдущей команды в память 7 и сигнал готовности блока 2 к приему первый выход памяти 9,или в адресный регистр памяти 7, если блок 2 занят.В первом случае обмен с памятью 7 происходит через блок 2, во втором- непосредственно с выбранным ФАБ через выходной коммутатор 32 блока 5.В случае неготовности результата операции, засылаемого в память, блок 2 с помощью блока 5 устанавливает связь с ФАБ, результат которого должен быть заслан в память 7, а блок 2 остается в состоянии занятости, пока не получит информацию о результате на 0 регистр 13. После этого блок 2 готов к обмену с памятью 7, в которую он переписывает информацию при появлении сигнала обращения к памяти 7 и отсутствия запроса на обмен с ней от опе рационного блока, причем сигнал готовности блока 2 к обмену вырабатывается элементом И 12 при появлении на ее входах сигналов со счетных триггеров 14, принадлежащих регистром 30 10 и 13Таким образом, введение блока 2 позволяет продолжать обработку программы, даже в случае отсутствия результатов операций, требующих засылки 35 в память данных без ущерба для последовательного протекания вычислительного процесса и упростить конструкцию устройства.40Формула изобретения 1. Устройство управления, содержащее регистр команд, распределитель команд, память, соединенную адресным входом и входом обращения соответственно с первым и вторым выходами распределителя команд, и блок приоритета, первый выход которого соединен с информационным входом памяти, первый 50 вход - с входом готовности устройства и первым входом распределителя команд, третий выход которого соединен е выходом кода операции устройства, вход кода направления резуль тата и вход кода результата которого подключены соответственно ко второму и третьему входу блока приоритета, соединенного адресным входом со вторым выходом распределителя команд, 60 отличающееся тем, что, с целью упрощения устройства, в него введен блок промежуточного хранения, регистр операций и группа элементов И, причем первый выход регис:ра команд соединен со вторым входом распределителя команд, подключенноготретьим и четвертым входами к соответствующим выходам регистра операций, входы которого соединены с выходами соответствующих элементов Игруппы, управляющие входы которыхподключены к четвертому выходу распределителя команд, а информационныевходы к выходам соответствующих разрядов регистра команд, пятый, шестойседьмой и восьмой входы распределителя команд соединены соответственнос первым, вторым, третьим и четвертым выходами блока промежуточного хранения, первый и четвертыйвыходы и информационный вход и входобращения которого подключены соответственно к четвертому и пятому входам и второму и третьему выходамблока приоритета, первый и второйвходы адреса блока промежуточного хранения соединены соответственно с адресным выходом регистра, команд ичетвертым выходом распределителя команд, информационный выход блока промежуточного хранения соединен с шестым входом блока приоритета.2. Устройство по и. 1, о т л ич а ю щ е е с я тем, что блок проме -жуточного хранения содержит памятьмикрокоманд, вход которой и первыйвыход являются соответственно входом обращения и первым выходом блока, схему сравнения, первый и второй входы и выход которой являютсясоответственно вторым выходом, первым адресным входОм и третьим выходом блока, регистр адреса операции, первый и второй входы которогоподключены соответственно ко второму выходу памяти микрокоманд и второму адресному входу блока, а выход - к первому входу схемы сравнения, регистр числа, соединенный первым и вторым входами и выходом соответственно с третьим выходом памятимикрокоманд и информационными входоми выходом блока, два триггера, входы установки в ноль которых соединенычерез элемент НЕ к первому выходупамяти микрокоманд, счетные входыпервого и второго триггеров подключены соответственно к первому .выходу памяти микрокоманд и второму входурегистра числа, выходы триггеров соединены с соответствующими входамиэлемента И, выход которого являетсячетвертым выходом блока,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР9 525092, кл. 3 08 Г 9/06, 1975.2. Б наес сгоп 1 экие ВесЬепап Зацеп,1973, НоГс 3, 125-132 (прототип).НВертлибелевич Корректор И. Мус тавител едЖ,Ка Н, Козлова аказ 4 б 50 3 4 Филиал ППП фПатент", г. Ужгород роектная Тираж 751одписное ИИПИ Государственного комитета СССР по делам изобретений и открытий 13035 Москва ЖРаушская наб.