Преобразователь кода в частоту следования импульсов

(51)М, Кл. Н 03 К 13/20 Государстввииый комитет СССР по делам изобретеиий и открытий(72) Автор изобретения В, Ф. Митина Новочеркасский орцена Трудового Красного Знамениполитехнический институт имени Серго ОрджоникидзеИзобретение относится к области дискретно-аналоговой техники, а именно, кчастотно-импульсным системам,Известен преобразователь кода в частоту следования импульсов, содержащийв контуре регулирования управляемый5аналоговым сигналом, пропорциональнымвходному коду, генератор выходной частоты, у которого в цепи обратной связивключен блок сравнения образцовой час-.етаты и частоты, пропорциональной выходной частоте преобразователя и обратнойпропорциональной значению входногокода Г 11,Такой преобразователь имеет низкоебыстродействие из-за большой инерционности цепи обратной связи.Наиболее близким техническим решением к данному изобретению являетсяпреобразователь, который соцержит генератор образцовой частоты, устройствопреобразования входного кода в аналоговый сигнал, управляемый генератор импульсов, на выходе которого включен уп 2равляемый делитель частоты с коэффициентом деления, пропорциональным вхоцному коду, блок сравнения частот, оцин вход которого соединен с выходом управляемого делителя частоты, а второй - .с выходом генератора образцовой частоты, накапливающий сумматор ошибки и суммирующий элемент, один вход которого соединен с выходом устройства преобразования входного кола в аналоговый сигнал, второй вход - с выходом накапливающего сумматора ошибки, а выходсо входом управляемого генератора частоты 21. Недостатком известного преобразователя является низкая динамическая точность и невысокое быстродействие.Цель изобретения - повышение динамической точности и быстроцействия преобразователя,Поставленная цель цостигается тем,что в преобразователь кода в частотуследования импульсов, соцержащий генеПреобразователь работает следующим 30образом.Входной код М поступает на входыустройства 1. Аналоговый сигнал с выхода устройства 1 через суммирующийэлемент 8 подается на вход управляемо-.го генератора 2, на выходе которого устанавливается приближенное значение выходной частоты 1 э , пропорциональноевходному коду, Частота 1 , делитсяв управляемом делителе 3 на число, пропорциональное входному коду, Выходная 40частота управляемого делителя 3 сравнивается блоком 6 с образцовой частотойи одновременно подается на счетоный вход триггера,9, который является 45входом устройства выделения разностипериодов образцовой частоты 1 и частоты с выхода управляемого целителя 3.Триггер 9 поочередно устанавливает триггеры 10 в состояние, при котором открываются элементы 12. В этом состоянии50триггеры 1 0 находятся постоянное время, определяемое элементами задержки1 1 и равное периоду образцовой частоты. Злементы 12 будут открытыочд.ъ чсыты т 1 в течение времени, рав оного разности периодов образцовой частоты и частоты с выхода. управляемого делителя 3. Если эта разность больше периода частоты по, то на выходе одного 3 746разор образцовой частоты, устройствопреобразования входного кода в аналого-вый сигнал, управляемый генератор импульсов, на выходе которого включен управляемый делитель частоты с коэффициентом деления, пропорциональным входному коду, блок сравнения частот, одинвход которого соединен с выходом управляемого делителя частоты, а второй -о выходом генератора образцовой частоты, накапливающий сумматор ошибки исуммирующий элемент, один вход которого соединен с выходом устройства преобразования входного кода в аналоговыйсигнал, второй вход - с выходом накапливающего сумматора ошибки, а выходсо входом управляемого генератора частоты введен триггер со счетным входом,- дватриггера с раздельными входами,два элемента задержки, два логическихэлемента И и два логических элементаИЛИ, причем выход управляемого делителя частоты соединен со входом триггера со счетным входом, соединенного выходами с первыми входами триггеров сраздельными входами, в каждом из которых первый выход соединен через элемент задержки со вторым входом, первыевходы логических элементов ИЛИ соединены с выходом блока сравнения частот,второй вход каждого логического элемента ИЛИ соединен с выходом соответствующего логического элемента И, потенциальные входы первого логического элемента И Соединены с первыми выходамитриггеров с раздельными входами, потенциальные входы второго логического элемента И соединены со вторыми выходами тех же триггеров, выходы логическихэлементов ИЛИ соединены со входаминакапливающего сумматора ошибки, а дополнительный выход генератора образцовой частоты соединен с импульсными входами логических элементов И.На чертеже приведена структурнаясхема преобразователя,Преобразователь содержит устройствопреобразования входного кода в аналоговый сигнал 1, управляемый генераторимпульсов 2, выход которого соединен совходом управляемого делителя частоты 3,коэффициент деления которого пропорцио-нален входному коду, генератор образцовой частоты 4, - с выхода которого снимается образцовая частота 1; а с дополнительного выхода - частота гч 1где коэффициент р) 1, два логическихэлемента ИЛИ 5, блок сравнения частот6, накапливающий сумматор ошибки 7, сум 921 фмирующий элемент 8, триггер со счетнымвходом 9, включенный на выходе управляемого делителя частоты, два триггера сраздельными входами 10, два элементазадержки 11, два логических элементаИ 12. Импульсные входы элементов 12подключены к дополнительному выходугенератора 4, Потенциальные входы первого элемента 12 соединены с первыми 10 выходами триггеров 10, а потенциальные входы второго элемента 12 - совторыми выходами тех же триггеров 10.Выход каждого элемента 12 соединенсо входом одного из элементов 5. Вто рой вход каждого логического элементаИЛИ 5 соединен с одним из выходов блока сравнения частот 6. Выходы элементов 5 соединены со входами накапливающего сумматора ошибки 7, выход которо го соединен со входом суммирующего элемента 8. Второй вход суммирующего элемента 8 соединен с выходом устройства1, Выход суммирующего элемента 8 сое динен со входом управляемого генерато ра 2. Каждый элемент задержки 11 включен между первым выходом и вторым входом триггера 10,5 7из элементов 12 за один период образцовой частоты, появится пачка импульсовчастоты тФ, количество импульсов вкоторой пропорционально разности периодов образцовой частоты .Х и частоты с выкода управляемого делителя 3.Сигнал с выхода каждого элемента12 подается через свой элемент 5 на вход накапливающего сумматора ошибки7, выходной сигнал которого в качестве отрицательной обратной связи поступает через суммирующий элемент 8 на вход управляемого генератора 2. Если разность периодов образцовой частоты и частоты с выхода управляемого целителя 3 меньше периода частоты го, то регулирование происходит только по сигналу с выхода блока сравнения частот 6. Процесс регулирования заканчивается при равенстве частоты с выхода управляемого делителя 3 и образцовой частоты0, т, е. когда на выходе преобразова-; теля установится частота фар = 1, ИПреимущество предлагаемого преобразователя состоит в том, что создается возможность значительно сократить время установления выходной частоты пре образователя и уменьшить динамическую погрешность при сохранении высокой статической точности. Преобразователь. кода в частоту следования импульсов, соцержаший генератор образцовой частоты, устройство преобразования входного кода в аналоговый сигнал, управляемый генератор импульсов, на выходе которого включен управ ляемый делитель частоты с коэффициентом деления, пропорциональным входному оду, блок сравнения частот, один вхоц которого соединен с выходом управляемого делителя частоты, а второй - с вы Формула изобретения 46921 6ходом генератора образцовой частоты, накапливающий сумматор ошибки и суммирующий элемент, один вход которого соединен с выходом устройства преобраэования входного кода в аналоговый сигнал,второй вход - с выходом накапливающегосумматора ошибки - а выход - со вкодомуправляемого генератора частоты, о т -л и ч а ю щ и й с я тем, что, с целью0 повышения быстродействия и динамическойточности, в преобразователь ввеценытриггер со счетным вхоцом, два триггерас раздельными входами, два элемента задержки, два лргических элемента И и15 два логических элемента ИЛИ, причемвыход управляемого делителя частотысоецинен со вхоцом триггера со счетнымвходом, соединенного выходами с первымивходами триггеров с раздельными вхоца 2 О ми, в кажцом из которых первый выходсоединен через элемент задержки совторым входом, первые входы логическихэлементов ИЛИ соединены с выхоцом блока сравнения частот, второй вход каждо 25 го логического элемента ИЛИ соединенс выходом соотвеФствуюшего логического элемента И, потенциальные входы первого логического элемента И соединеныс первыми выходами триггеров с раэдельЗО ными входами, потенциальные вкоцы второго логического элемента И соединенысо вторымивыходами тех же триггеров,выходы логических элементов ИЛИ соединены со входами накапливающего сумматора ошибки, а дополнительный выкодгенератора образцовой частоты соединенс импульсными вхоцами логических элементов И.Источники информации,принятые во внимание при экспертизе1, Авторское свидетельство СССРМц 341155, кл. Н 03 К 13/02, 1972.2, Авторское свицетельство СССРМ 278249, кп. Н 03 К 13/02, 1970оставитель А. Вентелевхред А. Шепанская Коррект Редакто арошс нзиков э 411 03 П Патент, г. Ужгород, ул, Проектная, 4 иал П 22 Тир НИИПИ Государст по делам изобр , Москва, Жж 995 Подписноеенного комитета СССРтений и открытийРаушская наб., д, 4/5