Дискретный умножитель частоты

О С ЙЙЕ ИЗОБРЕКЕИИЯ Союз Советских Социалистических Республик(22) Заявлено 081277 (21) 2552193/18-24 с присоединением заявки Ио С 06 Г 7/52 Государственный комитет СССР яо делам изобретений и открытий(72) Авторы изобретения Т.М, Алиев и А.Р. Салаев Азербайджанский институт нефти и химииим. И, Азизбекова(54) ДИСКРЕТНЫЙ УМНОжИТЕ.НЬ ЧАСТОТЫ Изобретение относится к автоматике и вычислительной технике, в частности к устройствам для умножениячастоты следования импульсов периодических сигналов.5Известен дискретный умножительчастоты, содержащий Формировательимпульсов, блок управления, делительчастоты, генератор опорной частоты,ключ, блок коррекции, выполненный насчетчике, одновибраторе и элементахИ, и блок умножения, выполненный насчетчиках, регистре памяти и элементах И и ИЛИ 1) .Недостаток устройства - пони -15женная точность умножения частотыследования импульсов,Наиболее близким к предлагаемомуявляется дискретный умножитель частоты, содержащий коммутатор, сигнальный вход которого соединен сшиной опорной частоты, первый управляющий вход подключен через первыйформирователь импульсов к входу умножителей частоты, а первый выход 25соединен с входом блока управления,подключенного первым выходом ко входам обнуления лвух регистров памяти,вторым выхолом - к первым входамэлементов и пс рввой и второй группы, 3 О а третьим выходом - к установочнымвходам первого счетчика и делителячастоты и второму управляющему входу коммутаторасоединенного вторымвыходом со счетным входом делителячастоты, кодовый выход которого подключен ко второму входу элементов Ипер вой группы, соединенных выходомс информационным входом первого регистра памяти, подключенного выходами разрядов к соответствующимуправляющим входам цифроуправляемойлинии задержки, а кодовый выход первого счетчика, соединенного счетнымвходом с выходом переполнения делителя частоты, подключен ко второмувходу элементов И второй группы,соединенной выходом с информационнымвходом второго регистра памяти, выходкоторого подключен к первому входуэлементов И третьей группы, соединенных вторым входом через второй Формирователь импульсов с выходом второго счетчика, подключенного .кодовымвходом к выходу элементов И тртьейгруппы, причем сигнальный вход цифроупр авляемой линии з адерж ки, соединенной выходом с выходом устройства,подключен к выходу второго формирователя импульсов, а счетный входвторогО счетчика сОедин ен с шиной Опорной частоты, Цифроуправляемая линия задержки в прототипе выполнена на и (где и - число разрядов управляющего кода) параллельно соединенных цепях, каждая из которых.содержит элемент И и элемент задержки. Выходы цепей соединены с входами выходного элемента ИЛИ, а управляющие входы элементов И подключены к выходам дешифратора. Коммутатор выполнен на триггере и двух элемен - тах И 2.НедОстаток устройства - пониженная точность умножения частоты следования импульсов периодических сигналов на постоянный коэффициент.Цель изобретения - повышение точности умножения.С этой целью в дискретный умно- житель частоты, содержащий коммутатор, сигнальный вход которого соединен с шиной опорной частоты, первый управляющий вход подключен через первый формирователь импульсов ко входу умножаемой частоты, а первый выход соединен с входом блока управления,.подключенного первым выходом ко входам обнуления двух регистров памяти, вторым выходом - к пЕрвым входам элементов И, первой и второй групп, а третьим выходом - :к установочным входам первого счетчика и делителя частоты и второму управляющему входу коммутатора, соединенного вторым выходом со счетным входом .делителя частоты, кодовый выход которого подключен ко второму входу элементов И первой группы, соединенных выходом с информационным входом первого регистра памяти,подключенного выходами разрядов к соответствующим управляющим входам цифроуправляемой линии задержки, а кодовый выход первого счетчика, соединенного счетным входом с выходом переполнения делителя частоты, подключенко второму входу элементов И второй группы, соединенной выходом с информационным входом второго регистрапамяти, выход которого подключен кпер ному входу э ле мент о в И трет ьейгруппы, соединенных вторым входомчерез второй формирователь импульсов с выходом второго счетчика,подключенного кодовым входом к выходуэлементов И третьей группы, дополнительно введены коммутатор, элементзадержки, элемент ИЛИ и выходнойформирователь, подключенный входомк первому входу элемента ИЛИ,первому управляющему входу дополнительного коммутатора и выходу цифроупранляемой линии задержки, соединеннойсигнальным входом с первым выходомдополнительного коммутатора, второйвыход которого подключен к счетноМУвходу второго счетчика и второмувходу элемента ИЛИ, соединенного третьим входом с шиной запуска иподключенного выходом через элементз адерж ки к си гн альному входу дополнительного коммутатора, нторой управляющий вход которого соединен с ныходом нторого формирователя импульсов,Кроме того, цифроуправляемая линия задержки содержит п элементонзадержки, и элементов ИЛИ и двегруппы по и элементов И (где пчисло разрядов управляющего кода)причем выход каждого 1-го элементаИЛИ (1:-1 п), соединенного первымвходом с выходом 1-го элемента Ипервой группы и подключенного вторым15 входом через 1-ый элемент задержкик выходу 1-го элемента И второй группа, соединен с первыми входами(1+1) -х элементов И первой и второйгруппы, подключенных вторыми входа 20 ми к управляющим входам цифроуправляемой линии задержкипричем первыевходы первого и второго элементов Иобеих групп соединены с сигнальнымвходом цифроуправляемой линии задержки, а выход п - го элемента ИЛИ подключен к выходу цифроупранляемой линии задержки.На чертеже изображена блок-схемадискретного умножителя частоты.Устройство содержит делитель 1частоты, коэффициент деления которого равен коэффициенту умноженияК устройства, первый счетчик 2,первый 3 и второй 4 формирователиимпульсов, выходной формирователь 5,второй счетчик 6, первый 7 и второй8 регистры памяти, первую 9, вторую10 и третью 11 группы элементов И,блок 12 управления, цифроуправляемуюлинию 13 задержки, основной 14 и до 40 полнительный 15 коммутатор, элемент 16 ИЛИ, элемент 17 задержки,Цифроуправляемая линия 13 задержки содержит элементы 18 ИЛИ,элементы19 задержки, элементы 20 И первойгруппы и элементы 21 И второй группы,Устройство работает следующимобразом,Каждый входной импульс умножаемойчастоты т), через первый формирователь 3 поступает на первый управляющий вход коммутатора 14 и переключает его в такое состояние, прикотором импульсы опорной частоты1 оп, поступающие на сигнальный входкоммутатора, проходят только черезего первый выход на вход блока 12управления. Эа время поступленияв блок 12 импульсов Гоп в этом блокевырабатываются последовательно трисигнала, первый из которых обнуляетрегистры 7 и 8, второй сигнал, снимаемый со второго выхода блока 12, поступает на первые входы групп элементов И 9 и 10, осуществляя перенос прямого кода из делителя 1 частоты в регистр 7 памяти и переносиливыл, Ку,Предлагаеоповысить точность умножения эа счетуменьшения погрешности от неравномерности следования импульсов выходной последовательности до возможногодля дискретных умножителей предела.Эта погрешность равнапри уск60 ловии, что погрешность заполненияделителя 1 составляет + один импульс опорной частоты,Формула изобретения1. Дискретный умножитель частоты,65 содержащий коммутатор, сигнальный обратного кода из счетчика 2 в регистр 8 памяти. Третий сигнал,снимаемый с третьего выхода блока 12устанавливает н счетчике 2 все разрядя (кроме младшего) в единичноесостояние и записывает в делитель1 частоты число, равное количествуимпульсов частоты Йоп, прошедшихна вход блока 12. Одновременнотретьим сигналом коммутатор 14 повторому управляющему входу устанавливается в такое состояние, прикотором импульсы частоты Й и проходят только через его второй выходн а вход делит ел я 1 ча стоты.Импульсы с выхода делителя 1,частота следования которых равна Х П /К, поступают на счетныйвход счетчика 2. За один период ТХследования умножаемой частоты навход счетчика 2 поступает число импульсов, равное) КТовгде в - число импульсов частотыГон,оставшихся в делителе1 к концу периода Т(АК)уТоп - период следования импульсов частоты.Однако из-за установки в счетчике 2 предварительного кода в немфиксируется число, равное Ы х = 2,Это число после поступления очередногоо импульса частоты Гси гн аломсо второго выхода блока 12 переносится в обратном коде в регистр 8(т.е, в регистре памяти 8 устанавливается дополнительный код числаН - 1) . Одновременно этим же сигналомс блока 12 из делителя 1 частоты остаток от делителя щ переносится врегистр 7 памяти.Процесс умножения начинается смомента подачи импульса пуск пошине запуска устройства. Этот импульс (соот нет ст вующие связи на блоксхеме не. показаны) отпирает группуэлементов 11 И, в результате чегодополнительный код числа Хсчитывается из регистра 8 в счетчик б.Этот же импульспускчерез элемент 16 ИЛИ поступает на вход элемента 17 задержки, имеющего время.задержки, равное Топ. На выходе элемента 17 возникает последовательностьимпульсов с частотой следования(эти импульсы поступают со второговыхода дополнительного коммутатора15 на счетный вход счетчика б ивторой вход элемента 16 ИЛИ), ПрипоступленИи М,-1 импульсов на выходесчетчика б появится сигнал переполнения, который через формирователь4 поступает на второй вход группыэлементов 11 И, осуществляя повторную перепись дополнительного кодаиз регистра 8 в счетчик 6. Этот жесигнал с выхода формирователя 4 поступает на второй управляющий вход коммутатора 15, переключая его втакое положение, при котором импульсы, поступающие с выхода элемента 17 задержки на сигнальный входэтого коммутатора, проходят толькона его первый выход, т.е. появившийсяна выходе элемента задержки Ы -ыйХимпульс пройдет с первого выхода коммутатора 15 на сигнальный входцифроуправляемой линии, 13 задержки,В зависимости от состояния разрядов регистра 7 памяти (прямые и инверсные выходы которых соединеныс управляющими входами линии 13 задержки) И,-ый импульс будет поступать последовательно на входы эле 15 ментов 16 ИЛИ либо через соответствующие элементы 20 И,либо черезсоот вет ст вующие элементы 21 И и элементы 19 задержки,Время задержки с в линии 13 опре 2 О деляется соотношениемИ:огде- разрядная цифра управляющего кода, принимающая зна 25чечие0или1 ф юУвремя задержки, соответствующее весу разряда,Минимальная величина задержки элементов 19 выбирается равной Топ/Ки соответствует единичному состояЗО нию младшего разряда регистра 7(далее К и тд)27 од. 4 ТопТаким образом, если остаточноечисло в делителе 1 равно щ, то Нх-ый35 импульс на выходе линии 13 относительно ее сигнального входа появится"акопс задержкой п Этот импульс переКключает по первому управляющему входукоммутатор 15 в исходное состояние(при котором импульсы проходят только на второй выход этого коммутатора)и проходит через элемент 16 ИЛИ навход элемента 17 задержки, дальнейшаяработа устройства происходит аналогично описанному выше,Период повторения импульсов навыходе выходного формирователя 5 равен736099 266ое атент,г. Ужгора Гро т н,я вход которого соединен с шиной опорной частоты, первый управляющий нходподключен через первый Формировательимпульсов ко нхо,ду умножаемой частоты,а первый выход соединен с входомблока управления, подключенного первым выходом ко входам обнуления двухрегистров памяти, вторым выходом -к первым входам элементов И первойи второй групп, а третьим ныходом -к установочным входам первого счетчи.ка и делителя частоты и второмууправляющему входу коммутатора,соединенного вторым выходом со счетнымвходом делителя частоты, кодовыйвыход которого подключен ко второмувходу элементов И первой группы,соединенных выходом с информационнымвходом первого регистра памяти,подключенного выходами разрядов к соответстнующкм управляющим входам циф -роупранляемой линии задержки, акодовый выход первого счетчика, сое -диненного счетным нходом с выходомпереполнения делителя частоты, подключен ко второму входу элементсв Ивторой группы, соединенной выходомс информационным входом второго регистра памяти, ныхо,д которого псдключен к первому входу элементов Итретьей группы, соединенных вторымвходом через второй формировательимпульсов с выходом второго счетчика, подключенного кодовым входом квыходу элементов И третьей группыо т л и ч а ю щ и й с я тем, что, сцелью повышения точности умножения,н него дополнительно введены коммутатор, элемент задержки, элемент ИЛИи выходной Формирователь, подклкченный входом к первому входу элементаИЛИ, первому. управляющему входу дополнительного коммутатора и выхсду цифроуправляемой линии задержки, сое 1диненной скгнальным входом с первымвыходом дополнительного коммутатора,второй выход которого подключен ксчетному входу второго счетчика ивторому входу элемента ИЛИ, соединенного третьим входом с шиной запускаи подключенного выходом через элемент задержки к сигнальному входудополнительного коммутатора, второйуправляющий вход которого соединенс выходом второго Формирователя импульсов2, Умножитель по п.1, о т л ич а ю щ и й с я тем, что цифроупранляемая линия задержки содержит л15 элементов задержки, и элементов ИЛИи две группы по л элементов И (гдеи - число разрядов упранляющего кода, причем выход каждого 1-го элемента ИЛИ (11 п), соединенного пер 2 О ным входом с выходом 1-го элемента Ипервой группы и подключенного вторымвходом через 1-й элемент задержкик выходу 1-го элемента И второй групГы, соединен с первыми входами(1+1)-х элементов И первой и второйгруппы, подключенных вторыми входамик управляющим входам цифроуправляемойлинии задержки, причем первые входыпервого и второго элементов И обеихгрупп соединены с сигнальным входомцифроуправляемой линии задержки, аныход и-го элемента ИЛИ подключенк выходу цкфроупранляемой линии задержки,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССРР 576658, клН 0 3 К 5/О 1, 19 76 .2. Авторское свидетельство СССРР 544112, кл. Н 03 К 5/01, 197540 (прототип),