Делитель частоты импульсов на двенадцать

(п 733110 Союз СоветскихСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ(51) М. Кд. Н 03 К 23/02 с присоединением заявки Лф Гаеударстееииый камитет(23) Приоритет ио делам изебретеиий и отирмтий(54) ДЕЛИТЕЛЬ ЧАСТОТЫ ИМПУЛЬСОВ НА ДВЕНАДЦАТЬ Изобретение относится к импульсной технике,Известен делитель частоты, содержащий четыре разряда, каждый разряд которого состоит из триггера памяти, коммутационного триггера и элемента И - НЕ, причем в первых трех5 разрядах единичный выход триггера памяти соединен с единичным входом коммутационного тратера, нулевой выход которого соединен с единичным входом триггера памяти данного разряда, с нулевыми входами всех триг 1 О геров всех предыдущих разрядов и со входом элемента И - НЕ предыдущего разряда, нулевой выход триггера памяти четвертого разряда соединен с нулевыми и входами коммутационных триг 15 геров второго и четвертого разрцов. выход элемента И - НЕ первого разряда соединен с обоими входами коммутационного триггера второго разряда и с единичным входом коммутационного триггера четвертого разряда, выход элемента И - НЕ второго разряда соединен с нулеым входом коммутационного триггера третьего разряда, выход элемента И - НЕ четвертого разряда соединен с единичными входами триггера памяти и коммутационного триггера разряда, а также с нулевыми входами всехтриггеров первого и второго разрядов, единичный выход коммутационного триггера четвертого разряда соединен с нулевыми входами триггеров памяти первого и четвертого разрядов, с нулевыми входами коммутационных кратеров первого и второго разрядов и со входом элемента И - НЕ первого разряда 111.Данный делитель не обеспечивает достаточной надежности деления частоты импульсов на двенадцать.Наиболее близок по технической сущности к предлагаемому делитель частоты, содержащий четыре разряда, каждый из которых содержит триггер памяти, коммутационный триггер и элемент И - НЕ, причем в первых двух разрядах единичный выход триттера памяти соединен с единичным вхоиом коммутационного триггера, единичный выход которого соединен со входом элемента И - НЕ, а нулевой выход соединен с единичным входом триггера памяти, единичный выход коммутационного триггера третьего разряла и нулевойвыход коммутационного триггера второго разряда соединены с нулевыми входами коммутационных триггеров, триггеров памяти и со входами элементов И - НЕ всех предыдущих разрядов, нулевой выход коммутационного триггера третьего разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами триггеров памяти и коммутационных триггеров всех предыдущих разрядов, а также со входом элемента И - НЕ второго разряда; нулевой выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера этого же разряда, единичный выход которого соединен с нулевыми входами триггеров памяти первого, третьего и четвертого разрядов, с нулевыми входами коммутационных триггеров всех предыдущих разрядов и со входом элемента И - НЕ третьего разряда, выход элемента И - НЕ первого разряда соединен с нулевым входом коммутационного триггера второго разряда, выход элемента И - НЕ второго разряда соединен с обоими входами коммутационного триггера третьего разряда, а выход элемента И - НЕ третьего разряда соединен с единичным входом коммутационного триггера четвертого разряда %.Этот делитель недостаточно надежен.Бель изобретения - повышение надежности делителя.Поставленная цель достигается тем, чтов делителе частоты, содержащем три межразрядных элемента И - НЕ, четыре разряда, каждый нз которых состоит из триггера памяти и коммутационного триггера, выполненных на элементах И - НЕ, причем в первых двух разрядах единичный выход триггера памяти соединен с единичным входом коммутационного триггера, единичный выход которого соединен со входом первого межрязрядного элемента И - НЕ, а нулевой выход соединен с единичным входом триггера памяти, единичный выход коммутационного триггера третьего разряда и нулевой выход коммутационного триггера второго разряда соединены с нулевыми входами коммутационных триггеров, триггеров памяти и со входами межразрядных элементов И - НЕ всех предыдущих разрядов, нулевой выход коммутационного триггера третьего разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами триггеров памяти и коммутационных триггеров всех предыдущих разрядов, а также со входом второго межразрядного элемента И - НЕ; нулевой выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера этого же разряда, единичный выход которого соединен с нулевыми входами триггеров памяти первого, третьего и четвертого О 20 25 ЗО 35 40 Мразрядов, с нулевыми входами коммутационных триггеров всех предыдущих разрядов исо входом третьего межразрядного элемента, И - НЕ; выход первого межразрядного элемента И - НЕ соединен с нулевым входом коммутационного триггера второго разряда, выход второго межразрядного элемента И - НЕ соединен с обоими входами коммутационного триггера третьего разряда, а выход третьего межразрядногоэлемента И - НЕ - с единичным входом коммутационного триггера четвертого разряда, выход первого межразрядного элемента И - НЕсоединен с единичным входом коммутациончого триггера третьего разряда, нулевой выходтриггера памяти третьего разряда - со входомтретьего межразрядного элемента И - НЕ, выход которого соединен с нулевым входомкоммутационного триггера третьего разряда,единищый выход этого триггера соединен сединичным входом коммутационного триггерачетвертого разряда, а нулевой выход - с единичными входами триггера памяти и коммутационного триггера четвертого разряда,Структурная электрическая схема описываемого делителя приведена на чертеже.Описываемый делитель содержит четыреразряда 1 - 4, в состав которых входят коммутационные триггеры на элементах И - НЕ5 - 12 и триггеры памяти на элементах И - НЕ13 - 20, межразрядные элементы И - НЕ 21 - 23.Входной сигнал подается на шину 24.Принцип работы делителя заключается вследующем.В исходном состоянии все триггеры памятинаходятся в нулевом состоянии, а тактовогоимпульса, поступающего по шине 24, нет, онравен логическому нулю. В этом случаена выходах элементов И - НЕ 21, 22, 23, 6, 8,10, 12 - логический нуль, на выходах остальных элементов И - НЕ - логическая единица,поэтому с приходом первого тактового импульса срабатывает только элемент И - НЕ 19,устанавливая триггер памяти первого разряда1 в единичное состояние.После окончания действия тактового импульса на выходе элемента И - НЕ 23 появляется логическая единица, С приходом следующего тактового импульса срабатывает элементИ - НЕ 17, устанавливая триггер памяти второго разряда 2 в единичное состояние, а триггер памяти первого разряда 1 - в нулевоесостояние С приходом третьего тактового импульса срабатывает снова элемент И - НЕ 19,поскольку на выходах элементов И - НЕ 13,21 - 23 логические нули.По окончании действия тактового импульсана выходе элемента И - НЕ 23 появляется ло гическая единица, а поскольку и триттер памяти второго разряда 2 находится в единич15 20 30 35 40 45 ном состоянии, на выходе элемента И - НЕ 22 - также логическая единица. Следовательно, с приходом четвертого тактового импульса срабатывает элемент И - НЕ 16, устанавливая триггер памяти третьего разряда 3 в единичное состояние, а триггеры памяти младших разрядов 1, 2 - в нулевое. Наличие связи с выхода элемента И - НЕ 16 на выходы элементов И - НЕ 14, 17, 19, 22, 23 препятствует неправильной работе делителя.Аналогичным образом, с приходом пятого тактового импульса триггер памяти первого разряда 1 устанавливается в единичное состояние, с приходом шестого тактового импульса он возвращается в нулевое состояние, а в единичное состояние устанавливается триггер второго разряда 2. После окончания действия шестого тактового импульса на выходе элемента И - НЕ 22 появляется сигнал, равный логической единице. Поскольку на выходе элемента И - НЕ 21 - также сигнал, равный логической единице, с приходом седьмого тактового импульса срабатывает элемент И - НЕ 15, устанавливая триггер памяти четвертого разряда 4 в единичное состояние, а триггеры памяти остальных разрядов - в нулевое состоя. ние. Далее счет продолжается аналогичным образом до тех пор, пока после прихода одиннадцатого тактового импульса в делителе не установится код 1100. При этом на выходах элементов И - НЕ 21 и 13 появляется логическая единица, С приводом двенадцатого тактового импульса элемент И - НЕ 4 устанавливает делитель в исходное состояние. Формула изобретенияДелитель частоты импульсов на двенадцать, содержащий три межразрядных элемента И - НЕ, четыре разряда, каждый из которых состоит из триггера памяти и коммутационного триггера, выполненных на элементах И - НЕ, причем в первых двух разрядах единичный выход триггера памяти соединен с единичным входом коммутационного триггера, единичный выход которого соединен со входом первого межразрядного элемента И - НЕ, а нулевой выход соединен с единичным входом триггера памяти, единичный выход коммутационного триггера третьего разряда н нулевой выход коммутационного триггера второго разряда соединены с нулевыми входами коммутационных триггеров. триггеров памяти и со входами межраэрядных элементов И - НЕ всех предыдуших разрядов, нулевой выход коммутационного триггера третьего разряда соединен с единичным входом триггера памяти этого разряда, с нулевыми входами триггеров памятй и коммутационных триггеров всех предьщущих разрядов, а также со входом второго межразрядного элемента И - НЕ, нулевой выход триггера памяти четвертого разряда соединен с нулевым входом коммутационного триггера этого же разряда, единичный выход которого соединен с нулевыми входами триггеров памяти первого,третьего и четвертого разрядов, с нулевымивходами коммутационных тритгеров всех предьщуших разрядов и со входом третьего меж 1 азрядного элемента И - НЕ, выход первого межразрядного элемента И - НЕ соединен снулевым входом коммутационного триггеравторого разряда, выход второго межразрядного элемента И - НЕ соединен с обоими входамикоммутационного триггера третьего разряда,а выход третьего межразрядного элементаИ - НЕ соединен с единичным входом коммутационного триггера четвертого разряда, о тл и ч а ю щ и й с я тем, что, с целью по.вышения его надежности, выход первого межразрядного элемента И - НЕ соединен с единичным входом коммутационного триггера третьего разряда, нулевой выход триггера памятитретьего разряда соединен со входом третьегомежразрядного элемента И - НЕ, выход которого соединен с нулевым входом коммутационного триггера третьего разряда, единичныйвыход этого триггера соединен с единичнымвходом коммутационного триггера четвертогоразряда, а нулевой выход - с единичнымивходами триггера памяти и коммутационноготриггера четвертого разряда,Источники информации,принятые во внимание при экспертизе1. Авторское свидетельство СССР й 506131кл. Н 03 К 23/02, 14.02.74,2. Авторское свидетельство СССР по заявке У 2424199/18 - 21, кл. Н 03 К 23/02, 03,12.76.733110 дото Заказ 1768 Тираж 9951 ИИПИ Государственного комитетапо делам изобретений и открьпий3035, Москва, Ж - 35, Раушская наб,сное г, Ужгород, ул, Проектная, 4 иал ППП "Па Составитель А, АрТехред М. Петко Корректор Ю Макаре