Многоканальное устройство для передачи и приема дискретной информации

Союз СоветскихСоциалистическихРеспублик ОП ИСАНИЕИЗОБРЕТЕН ИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ и 653757 г уф(51) М. Кл,Н 04 5/2 Н 043 3/О с присоединением заявка осудвротвенньа коинтет СССР оо делец нэооретеннй н открытнй) Заявител ГОКАНАЛЬНОЕ УСТРОИСТВО ДЛЯ ПЕРЕДАЧИИ ПРИЕМА ДИСКРЕТНОЙ ИНФОРгг 1 АБИИ Изобретение относится к технике связи и может использоваться при передаче данных, в телеграфии и телемеханике.Многоканальное устройство для передачи и приема дискретной информации, содержащее оперативный запоминающий блок, линейный согласующий блок и канальные согласующие блоки, коммутирующие входы которых соединены с соответствующим выходом распределителя, а информационные выходы подключены к соответствующим входам стробируюшего блока и синтезатора, стробирующий выход которого соединен со стробирующими входами стробируюшего блока и счетчика, выход которого соединен с управляющим входом синтезатора 1.Однако известное многоканальное устройство для передачи и приема дискретной информации обладает низкой скоростью передачи дискретной информации.Цель изобретения - повышение скорости передачи дискретной информацииДля этого в многоканальное устройство для передачи и приема дискретной информации, содержащее оперативный запоминающий блок, линейный согласующий блок и канальные согласующие блоки, коммутирующие входы которых соединены с соответствующим выходом распределителя, а информационные вь 1 ходы подключены к соответствующим входам стробируюшего блока и синтезатора, стробирующий выход которого соединен со стробирующими входами стробирующего блока и счетчика, выход которого соединен с управляющим входом синтезатора, введены кодопреобразователь, адресный блок, соединенный со входами и выходами записи и считывания синтезатора и счетчика, блок управления, датчик меток времени, блок сопряжения, соединенный с входами и выходами записи и считывания стробирующего блока и оперативного запоминающего блока, и буферный запоминающий блок, при этом дополнительные выходы канальных согласующих блоков подключены к соответствующим входам адресного блока и блока. управления, информационные выходы канальных согласующих блоков подключены к информационному входу кодопреобразователя, информационный выход которого соединен с информационным входом адресного блока, а выход распределителя через датчик меток времени подключен к синхронизирующему входу кодопреобразователя, выход бло653757 10 15 20 3ка управления соединен с управляющими входами адресного блока и блока сопряжения, информационный выход передачи которого подключен к информационному входу буферного запоминающего блока, тактирующий вход которого соединен с дополнительным выходом распределителя, а выход буферного запоминающего блока подключен к входу линейного согласующего блока, выход которого подключен к информационному входу блока сопряжения, информационный выход приема которого соединен с информационными входами канальных согласующих блоков, при этом оперативный запоминающий блок связан с адресным блоком. На чертеже да на структурная электр и ческая схема предлагаемого устройства. динен с информационными входами канальных согласующих блоков 3, при этом оперативный запоминающий блок 1 связан с адресным блоком 9.Устройство работает следующим образом.Будем полагать, что в состав линейного согласующего блока 2 устройства входит стандартный модем, который создает в канале тональной частоты дискретный тракт с пропускной способностью 2400 бит/с.Для простоты будем полагать, что предла гаемое устройство позволяет организовать кодозависимые стартстопные каналы с пропускной способностью 50 бит/с и кодонезависимые каналы с предельной скоростью передачи 50 бит/с, При этом для организации кодонезависимых каналов предполагается применение кодирования входящих сигналов по методу скользящего индекса с подтверждением 12 и использованием трех бит для кодирования одного значащего момента модуляции. При этом в дискретном тракте 2400 бит/с может быть организовано до 48 кодозависимых стартстопных каналов с пропускной способностью 50 бит/с или до 16 кодонезависимых каналов с предельной скоростью 50 бит/с. В обоих случаях один канал занимается под передачу сигналов циклового фазирования, Предлагаемое устройство позволяет организовать в дискретном тракте с пропускной способностью 2400 бит/с любую комбинацию из М кодозависимых и М кодо- независимых каналов с единственным ограничением; должно выполняться условие М + З 5 + ЗМ = 47. Например, можно организовать1 О кодонезависимых и 17 кодозависимых каналов, или 5 кодонезависимых и 32 кодозависимых и т.д.В состав устройства входят 47 канальныхсогласующих блоков 3. В каждом из них имеются перемычки, с помощью которых соответствующий канал устанавливается в режим передачи стартстопных сигналов или в режим передачи сигналов произвольной структуры. При установке какого-либо канального согласующего блока 3 в режим передачи сигналов произвольной структуры еще два канальных согласующих блока 3 не задействуются.Импульсы, поступающие от распределителя 4 на коммутирующие входы канальных 50 согласующих блоков 3, управляют их работой так, что на параллельно соединенных информационных выходах канальных согласующих блоков 3 создается групповой двоичный сигнал (ГДС), представляющий собой результат объединения во времени всех входных дискретных сигналов. В ГДС, следующем со скоростью 153,6 кбит/с, образуется цикл длиной в 48 бит. Каждая позиция в цикле соответствует определенному каналь.Биты, полученные в результате регенерации сигналов кодозависимых каналов в стробирующем блоке 5, и биты, полученные при кодировании моментов появления переходов в кодонезависимых каналах в кодо- преобразователе 8, объединяются в оперативном запоминающем блоке 1 в обработанный групповой сигнал (ОГС). В ОГС сохраняется скорость чередования бит 53,6 кбит/с, а также длина и структура цикла. 50 55 5ному согласующему блоку 3. Значение (О или 1) ГДС на некоторой позиции совпадает со значением сигнала на входе соответствующего канального согласующего блока 3.Если какой-либо канальный согласующий 5 блок 3 и соответствующая позиция в цикле занимаются под передачу сигналов произ.вольной структуры, то позиции, отстоящие от нее на 16 и 32 бита, остаются неиспользуемыми и по ним все время передается 1.Сформированный групповой сигнал ГДС подается на информационные входы синтезатора 6, стробирующего блока 5 и кодо- преобразователя 8. Синтезатор 6, стробирующий блок 5 и счетчик 7 обеспечивают необходимую обработку информации, пере даваемой по кодозависимым каналам. Кодо- независимые каналы обрабатываются кодо- преобразователем 8, В кодопреобразователь 8 каждый бит, приходящий на информационный вход, сравнивается с хранящимся в оперативном запоминающем блоке 1 битом, который находился на той же позиции в предыдущем цикле. Если в результате срав. нения обнаруживается несовпадение, то это означает, что в соответствующем канале появился переход (фронт). Кодопреобразова тель 8, используя сигналы, поступающие от датчика 11 меток времени, кодирует момент появления перехода в двоичную комбинацию,. заносит ее в оперативный запоминающий блок 1 и затем управляет перемещением30 этой комбинации в оперативном запоминающем блоке 1 и побитной выдачей ее в блок 12 сопряжения.Обработка информации как в кодозависимых, так и в кодонезависимых каналах предполагает использование оперативного за- З 5 поминающего блока 1. Поскольку он по объему и по стоимости составляет существенную часть аппаратуры было естественно сделать его общим для обоих случаев. С этой целью в состав устройства введен адресный блок 9 и блок 10 управления, которые взаимодействуя, обеспечивают подключение оперативного запоминающего блока 1 к кодопреобразователю 8, если по цепям идентификации идет сигнал, указывающий, что поступающая информация принадлежит кодонезави симому каналу, либо к синтезатору 6, счетчику 7 и стробируюшему блоку 5 в противном случае. бБлок 12 сопряжения и буферный заломинающий блок 13 предназначаются для преобразования ОГС в линейный сигнал со скоростью передачи 2,4 кбит/с. Цикл линейного сигнала имеет ту же длину 48 бит и в нем для каждого кодозависимого канала отводится бит, а для каждого кодонезависимого - три бита.Учитывая, что длительность каждого бита линейного сигнала равна длительности 64 бит сигнала ОГС со скоростью передачи 153,6 кбит/с (153,6/2,4 = 64), формирование линейного сигнала осуществляется путем считывания того бита из группы в 64 бита сигнала ОГС, номер которого в цикле ОГС совпадает с номером формируемого бита линейного сигнала. С этой целью в блок 10 управления формируют две последовательности управляюгцих импульсов: одна Ъ - для кодонезависимых, другая Ъ - для кодозависимых каналов. Последовательность Ък - внутри 1-й посылки линейного сигнала ( 4.(48) содержит один импульс, совпадающий с 1-й позицией. цикла группового сигнала ОГС, следующего со скоростью 153,6 кбит/с. Последовательность Ъ, внутри 1-й посылки линейного сигнала содержит один импульс, совпадающий с 1-й позицией группового сигнала ОГС, если16, с (в 16)-й позицией, если 16 ( 1 - 32, и с (1-32)-й позицией, если 32 ( 1 (48. По сигналам, поступающим по цепям идентификации, в блоке 10 управления создается объединенная управляющая последовательность Ъ;6", строящаяся по правилу: в интервале времени, который занят позицией группового сигнала, отведенной для кодозависимого канала, выполняется У.к = Ъкэ, в интервале, занятом кодонезависимым каналом, У, = = Ъ э. Последовательность Ъ,6 поступает в блок 12 сопряжения. При появлении импульса последовательности Ъ; значение сигнала на выходе блока 12 сопряжения устанавливается равным значению преобразованного группового сигнала в этот момент. Это значение сигнала поддерживается неизменным до следующего импульса Ъ,6. Благодаря такому построению схемы скорость информации на выходе блока2 сопряжения оказывается такой, какой она должна быть в линейном сигнале - 2,4 кбит/с. Однако в этой точке длительность посылок сигнала неравномерна, она определяется законом сле. дования импульсов в Ъ, и измеряется во времени. Для того, чтобы устранить этот недостаток в устройство введен буферный запоминающий блок 13, который выравнивает расстояние между переходами в сигнале и делает их кратными периоду частоты 2400 - .Сигнал на выходе буферного запоминающего блока 13 является изохронным и через линейный согласующий блок 2 поступает в канал связи.653757 Формула изобретения Лерди вандал кпна дписное ная, 4 7Принятый сигнал через линейный согласующий блок 2 подается в блок 12 сопряжения и затем подвергается преобразованиям обратным тем, которые выполнялись на передаче. Сформированные в результате этих 5 преобразований сигналы поступают через канальные согласующие блоки 3 на индивидуальные выходы устройства.Таким образом, предлагаемое устройство позволяет:а) уменьшить капитальные затраты и эксплуатационные расходы путем исключения параллельной работы устройства с кодо- зависимыми и кодонезависимыми каналами;б) широко маневрировать в условиях эксплуатации количеством и типами кодоза висимых и кодонезависимых каналов путем объединения части кодозависимых каналов в кодонезависимые или путем разделения части кодонезависимых каналов на кодозависимые, осуществляемого перестановкой перемычек на соответствующих канальных согласующих блоках;в) упростить производство и снизить производственные расходы на выпуск многоканальных устройств для передачи и приема дискретной информации благодаря сокра щению количества ее модификаций. Многоканальное устройство для передачи и приема дискретной информации, содержащее оперативный запоминающий блок, линейный согласующий блок и канальные согласуюгцие блоки, коммутирующие входы которых соединены с соответствующим выходом распределителя, а информационные вы- З 5 ходы подключены к соответствующим входа м строби рующего блока и синтезатора, стробируюший выход которого соединен со стробирующими входами стробирующего бло. ка и счетчика, выход которого соединен с управляющим входом синтезатора, отличающееся тем, что, с целью повышения скорости передачи дискретной информации, введены кодопреобразователь, адресный блок, соединенный со входами и выходами записи и считывания синтезатора и счетчика, блок управления, датчик меток времени, блок сопряжения, соединенный с входами и выходами записи и считывания стробирующего блока и оперативного запоминающего блока, и буферный запоминающий блок, при этом дополнительные выходы канальных согласующих блоков подключены к соответствующим входам адресного блока и блока управления, информационные выходы канальных согласующих блоков подключены к информационному входу кодопреобразователя, информационный выход которого соединен с информационным входом адресного блока, а выход распределителя через датчик меток времени подключен к синхронизирующему входу кодопреобразователя, выход блока управления соединен с управляющими входами адресного блока и блока сопряжения, информационный выход передачи которого подключен к информационному входу буферного запоминающего блока, тактирующий вход которого соединен с дополнительным выходом распределителя, а выход буферного запоминающего блока подключен к входу линейного согласующего блока, выход которого подключен к информационному входу блока сопряжения, информационный выход приема которого соединен с информационными входами канальных согласующих блоков, при этом оперативный запоминающий блок связан с адресным блоком.Источники информации, принятые во внимание при экспертизе1. Патент США Мо 3862373, кл, 179 - 15, 1975.2. Методы передачи данных по цифровым трактам, - Электросвязь, 1973, М 4.