Устройство для обслуживания запросов в порядке поступления

, ба 0078 йоюв Советских Социалистических Республик(45) Дата опубликования описания 28.02.79 51) М. Кл.аС 06 Г 9/18 Государственный комите С С С Р ло делам изобретений и открытий) Авторы изобретсния етов и В. В, Ткаченк(54) УСТРО Й СТ Я ОБСЛУЖИВАНИЯ ЗАПРОСКЕ ПОСТУПЛЕНИЯ устроиства состоит в одействии вследствие о времени срабатываегистров до запоминаИзобретение относится к вычислительной технике, а именно к устройствам промежу - точного накопления и управления последовательностью обслуживания запросов нескольких абонентов, и может быть использовано при обслуживании запросов абонентов в порядке их поступления,Известно устройство, содержащее последовательно соединенные группы запоминающих ячеек и управляющие ячейки, соответствующие каждой такой группе, и состоящее из бистабильного элемента, схемы совпадения и линии задержки 1.В таком устройстве передача информации к соответствующей группе свободных запоминающих ячеек проводится через группы предшествующих ячеек, а сдвиг информации после считывания с последней группы запоминающих ячеек проводится последовательным переписыванием информации из предшествующих ячеек в освободившиеся последующие ячейки. Все это снижает быстродействие устройства.Наиоолее близким техническим решением к предложенному является устройство, содержащее и запоминающих реги "тров, п групп элементов И, выходы элементов И каждой группы элементов И соединены с первыми единичными входами соответствующих разрядов одноименных запоминающих регистров, две группы элементов ИЛИ, из которых первая группа содержит и - 1 элементов ИЛИ, вторая группа - п элементов ИЛИ, причем первый вход каж дого элемента ИЛИ второй группы элементов ИЛИ соединен с первой шиной синхронизации, инверсные выходы всех разрядов каждого запоминающего регистра соединены с соответствующими входами однон менного элемента ИЛИ второй группы элементов ИЛИ, и триггеров регистрации состояния, нулевые входы которых соединены с входной шиной, единичный вход каждого триггера регистрации состояния соеди нен с выходом одноименного элемента ИЛИвторой группы элементов ИЛИ, нулевой выход каждого триггера регистрации состояния, кроме последнего, соединен спервым входом предшествующего элемента 20 ИЛИ первой группы элементов ИЛИ, пулевой выход последнего триггера регистрации состояния соединен с первыми входамп элементов И одноименной группы элементов И и первым входом предшеству ющего элемента ИЛИ первой группы элементов ИЛИ 21.Недостаток такогоограниченном быстрпоследовательного вЗО ния запоминающих рю щего регистра, в который должеоступить следующий запрос задержки сигнала в гг группах элементов И, через которые последовательно проходит очередной запрос до записи его в соответствующий запоминающий регистр, а также вследствие последовательного во времени обнуления запоминающих регистров, посредством которых запрос передавался на запись в соответствующий запоминающий регистр.Кроме того, задержка при сдвиге записанных в запоминающих регистрах запросов после обнуления отработанного запроса в последнем запоминающем регистре по причине организации сдвига последовательным переписыванием запросов также накладывает ограничение на промежуток времени, после которого запрос очередного абонента может быть занесен в запоминающие регистры.Цель изобретения - повышение быстродействия устройства.Поставленная цель достигается тем, что в предлагаемое устройство введены гг - 1 групп триггеров, г - 1 групп входных элементов И, л - 1 групп выходных элементов И, причем прямые и обратные выходы триггеров каждой группы триггеров соединены с первыми входами соответствующих элементов И одноименной группы выходных элементов И. Выходы элементов И каждой группы выходных элементов И соединены с вторыми единичными и первыми улевыми входамп соответстпующх разрядов последующего запомнагогггсго рг,ра, Прямые и обратьь:; зыглсды р;, р дов каждого запомиггающсго регистра, кроме последнего, соединены с первыми входами соответствующих элемеггтов И одноименной группы входных элементов И. Выходы элементов И каждой группы входных элементов И соединены с единич;гымп и нулевыми входами соответствующих триггеров одноименной группы триггеров, Вторые входы элементов И каждой входной группы элементов И соединены с второй гпггггойг синхронизации, третья шипа синхронизации подключена к вторым входам элементов И каждой выходной группы элементов И. Вторые нулевые входы разрядов каждого запоминающего регистра подключены к входной шине, первые входы элементов И г;аждОЙ группы элементов И, кроме поседей, соединены с выходами одноименных элементов ИЛИ первой группы элементов 11 ЛИ. Вторые входы элементов ИЛИ первой группы элементов ИЛИ соединены с единичными выходами одноименных триггеров регистрации состояния, вторые входы элементов И гсаждой группы злегеггтов И соединены с одноименной шиной запроса группы шин запросов,Предлагаемое устройство для обслуживания запросов в порядке поступлся изображено на чертеже,5 10 15 20 25 30 35 40 50 55 60 65 Устройство содержит запоминающие регистры 1, тригчеры 2 регистрации состоял, групггу входных элементов И 3, групы выходных элементов И 4, триггеры 5, группу элементов И 6, группу элементов ИЛИ 7, 8.Устройство работает следующим образом.В исходном состоянии запоминающие регистры 1 ги триггеры 2 регистрации состояия обнулены сигналом с входной шины, входные элементы И 3 открыты уровнем 1 с второй шины синхронизации, выходные элементы И 4 закрыты уровнем О с третьей шины синхронизации, при этом состояние каждого триггера 5 совпадает с состоянием триггера соответствующего разряда предшествующего регистра. Элементы И б группы элементов И каждого запоминающего регистра, кроме тех, которые относятся к последнему регистру матрицы, закрыты уровнем О с выхода одноименного элемента ИЛИ 7. Элементы И 6, относящиеся к последнему запоминающему регистру, открыты уровнем 1 с триггера 2 регистрации состояния, соответствующего последнему запоминающему регистру,Первый запрос по информационным шинам поступает на входы элементов И 6 каждого запоминающего регистра и записывается в последний запоминающий регистр. После поступления с первой шины синхронизации разрешающего импульса, с выхода элемента ИЛИ 8 последнего запомиающего регистра триггер 2 роггстрации ,:зстояь последнего апом нгающего реп стра устанавливается в состояние, ри отором элементы И 6 последнего запоминающего регистра закрываются, а элементы И 6 предшествующего запоминаюп;его регистра открываются с выхода одноименного элемента ИЛИ 7,Следующий поступающий запрос записывается в предпоследний запоминающий регистр, подготовив прп этом ему предшествующий регистр для записи очередного запроса. Лналогггчно происходит заполнение запросами всех остальых запоминающих регистров, после чего запись запросов в запоминающие регистры прекращается до отработки первого поступившегозапроса.После отработки первого поступившего запроса происходит сдвиг информации на один запоминающий регистр, прп этом запрос из предпоследнего запоминающего регистра поступает в последний запоминающий регистр для очередного обслуживания, а первый запоминающий регистр освобождается для записи очередного запроса.Сдвиг осуществляется следующим образом.Элементы И 3 закрываются уровнем О с второй шины синхроггизации, информация, содержагцаяся в триггерах, повторяет10 15 20 25 ЗО 35 40 45 50 55 информацио, содержащуюся в соответствующих разрядах регистров 1, 11 мцульс уровня О с входной шины обнуляет все запоминающие регистры 1 и все триггеры 2 регистрации состояния, после чего импульс уровня 1 с третьей шины синхронизации открывает элементы И 4, и информация с триггеров переписывается в последующий запоминающий регистр. Импульс уровня 1 с входной шины устанавливает триггер регистрации состояния тех запоминающих регистров, в которых содержится запрос, в состояние, при котором закрываются соответствуощие этим регистрам элементы И 6, и открываются элементы И б, относящиеся к предшествующему незаполненному запоминающему регистру. В это же время уровень О с второй шины синхронизации снимается.Сдвиг информации в запоминающих регистрах происходит по окончании обслуживания очередного запроса независимо от заполнения запросами запоминающих регистров,Таким образом, задержка при записи в такое устройство определяется задержкой элементов одного запоминающего регистра независимо от места расположения его. Перепись запросов в каждый соседний запоминающий регистр проводится одновременно, т, е. время, за которое происходит сдвиг запросов в запоминающих регистрах, не зависит от количества запоминающих регист,ров. Формула изобретенияУстройство для обслуживания запросов в порядке поступления, содержащее и запоминающих регистров, и групп элементов И, выходы элементов И каждой группы элементов И соединены с первыми единичными входами соответствующих разрядов одноименных запоминающих регистров, две группы элементов ИЛИ, из которых первая группа содержит и - 1 элементов ИЛИ, вторая группа - и элементов ИЛИ, причем первый вход каждого элемента ИЛИ второй группы элементов ИЛИ соединен с первой шиной синхронизацииии, инверсные выходы всех разрядов каждого запоминающего регистра соединены с соответствующими входами одноименного элемента ИЛИ второй группы элементов ИЛИ, и триггеров регистрации состояния, нулевые входы которых соединены с входной шиной, единичный вход каждого триггера регистрации состояния соединен с выхо;ом Одноцденного элемента ИЛ 11 второй группы элементов ИЛИ, нулевой выход каждого триггера регистрации состояния, кроме последнего, соединен с первым входом предшествующего элемента ИЛИ первой группы элсмен;ов ИЛИ, нулевой выход последнего триггера регистрации состояния соединен с первыми входами элементов И одноименной группы элементов И и первым входом предшествующего элемента ИЛИ первой группы элементов ИЛИ, отличающееся тем, что, с целью повышения быстродействия, в устройство введены и - 1 групп триггеров, и - 1 групп входных элементов И, и - 1 групп выходных элементов И, причем прямые ц обратные выходы триггеров каждой группы триггеров соединены с первымц входами соответствующих элементов И одноименной группы выходных элементов И, выходы элемен,ов И каждой группы выходных элементов И соединены с вторымц единичными и первыми нулевыми входами соответствующих разрядов последующего запоминающего регистра, прямые и обратные выходы разрядов каждого запоминающего регистра, кроме последнего, соединены с первыми входами соответствующих элементов И одноименной группы входных элементов И, выходы элементов И каждой группы входных элементов И соединены с единичными и нулевыми входами соответствующих триггеров одноименной группы триггеров, вторые входы элементов И каждой входной группы элементов И соединены с второй шиной синхронизации, третья шина синхронизации подключена к вторым входам элементов И каждой выходной группы элементов И, вторые нулевые входы разрядов каждого запоминающего регистра подключепы и входноц шике, первые входы элеъентов И каидой группы элементов И, кро ме последней, соединены с выходамц одноименных элементов ИЛИ первой группы элементов ИЛИ, вторые входы элементов ИЛИ первой группы элементов ИЛИ соединены с единичными выходами одноименных триггеров регистрации состояния, вторые входы элементов И каждой группы элементов И соединены с одноименной шиной запроса группы шцн запросов.Источники информации,принятые во вццманцс прц экспертизе 1. Патент Вслцсобрцтаниц1293032, кл. С 4 С, 1972.2. Патент СШЛ3688847, кл. С 11 С 19/00, 1971,аказ 2710/11 НПО Госуда Изд. М 171 Тираж 779енного комитета СССР чо делам изобретении13035, Москва, Ж, Раушская наб д. 4/5 пография, пр. Сапунова,11 1 1