Устройство автоматического выравнивания времени распространения при передаче дискретных сообщений по параллельным каналам

(ОПИСАНИЕИЗОБРЕТЕНИЯК АВТОРСКОМУ СВИДЕТЕЛЬСТВУ Союз Советскик Социалистических Республик(51) М. Кл. Н 04 В 3/04 с присоединением заявки М Гевударственныр иоаатетОоввта Мпнпвтров ШРо рая идрьтниа открытий(45) Дата опубликования описания 060478(54) УСТРОЙСТВО АВТОМАТИЧЕСКОГО ВЫРАВНИВАНИЯ ВРЕМЕНИРАСПРОСТРАНЕНИЯ ПРИ ПЕРЕДАЧЕ ДИСКРЕТНЫХ СООБЩЕНИЙПО ПАРАЛЛЕЛЬНЫМ КАНАЛАМ Изобретение относится к электричес кой связи и может использоваться в системах передачи дискретных сообщений по параллельным каналам.Известно устройство автоматическо го выравнивания времени распространения при передаче дискретных сообщений по параллельным каналам, содержащее элементы задержки, выходы которых подключены соответственно к первым и втО рым входам выходного коммутатора и блока контроля, выход последнего подключен к третьему входу выходного коммутатора, а через ключи к первому входу элементов задержки 11. 15Однако известиое устройство обладает недостаточной точностью выравниват ния.Для этого в устройство автоматического выравнивания времени распростра нения при передаче дискретных сообще- ниВ по параллельным каналам, содержащее элементы задержки, выходы которых подключены соответственно к первым и вторым входам выходного коммутатора 25 и блока контроля, выход последнего подключен к третьему входу выходнога коммутатора, а через ключи к первому входу элементов задержки, введены входной коммутатор, рнрвый и .второй ре- З 0 гистры сдвига, коммутатор, элементНЕТ-ЭКВИВАЛЕНТНОСТЬ, задающий генератор, элемент запрета, триггер управления, элемент И и счетчик цикла выравнивания, при этом к вторым входам элфментов задержки подключены входы вхсо 4 ного коммутатора, выход которого под-ключен к третьим входам элементов за"держки через псследовательно соединен-,ные коммутатор, первый регистр сдвигу,выход которого соединен с вторым входом коммутатора, элемент НЕТ-ЭКВИВАЛЕНТНОСТЬ, элемент запрета, второй регистр сдвига, выход которого подключен к второму входу элемента НЕТ-ЭКВИВАЛЕНТНОСТЬ, к третьему входу которого подключен выход выходного коммутатора, при этом задающий генераторподключен к входу управления элементов задержки, к второму входу второгорегистра сдвига и третьему входу коммутатора - непосредственно, и к вторьв входам ключей через последовательно соединенные счетчик цикла выравнивания, второй выход которого соединенсоответственно с вторым и первым вхо "дами элемента запрета, .емента И, триггер управления, к второму входу которого подключен выход элемента запрета,а к третьему входу - третий выход счетХЗ(ххг+ Х 1 хг) чика цикла выравнивания, и элемент И, выход блока контроля подключен к входу управления входного коммутатора.На чертеже изображена структурная электрическаясхема предложенного уст ройства.Устройство содержит элементы 1 и 2 задержки, выходы которых подключены соответственно к первым входам выходного коммутатора 3 и блока 4 контрол, 10 выход которого подключен к третьему входу выходного коммутатора 3, а через ключи 5 и б, к первому входу элементов 1 и 2 задержки, к вторым входамо которых подключены входы входного коммутатора 7, выход которого подключен к третьим входам элементов 1 и 2 задержки через последовательно соединенные коммутатор 8; первый регистр 9 сдвига, выход которого соединен с вто-. рым входом коммутатора 8; элемент НЕТ-ЭКВИВАЛЕНТНОСТЬ 10; элемент 11 запрета и второй регистр 12 сдвига, выход которого подключен к второму входу эле" мента НЕТ-ЭКВИВАЛЕНТНОСТЬ 10, к третье му входу которого подключен выход вы ходного коммутатора 3, при этом задающий генератор 13 подключен к входу управления элементов 1 и 2 задержки, к второму входу второго регистра 12 сдвига и третьему входу коммутатора 8 30 непосредственно, и к вторым входам ключей 5 и б через последовательно соединенные счетчик 14 цикла выравнивания, второй выход которого соединен соответственно с вторым и первым вхо дами элемента 11 запрета и элемента И 15; триггер 16 управления, к второму входу которого подключен выход элемента 11 запрета, а к третьему входу - третий выход счетчика 14, и элемент 40 И 15, выход блока контроля 4 подключен к входу управления входного коммутатора .7.Каждый элемент 1 и 2 задержки содержит коммутатор 17,регистр 18 сдвига, элемент И 19, коммутатор 20, регистр 21 сдвига, триггер 22 с раздельными входами, управляемый Д-триггер 23 и триггер 24 с раздельными входами.Устройство работает следующим образом.50В начальный момент работы элементы 1 и 2 задержки устанавливают в положение, соответствующее значению задержки, равному дтх,хили тК двоичных разрядов, где ь 1максимальный вре меиной сдвиг одного канала относитель- но другого. Допустим, единичный потенциал на выходе блока 4 соответствует выбору сигнала данных, поступающих с второго входа устройства на элемент 1 задержки. Тогда входной коммутатор 7 пропускает на первый вход коммутатора 8 сиг" нал данных с первого входа устройства, а выходной коммутатор 3 пропускает .на 65 выход устройства сигнал данных второго входа устройства, прошедший через элемент 1. Сигнал данных первого входа устройства стробируется импульсами чс-: тоты 1 длительностью С (где ЗгХ/ ) Логическое значение сигнала данных в момент стробирования проходит через коммутаторы 7,8 и 17 и записывается в регистры 9 и 18 сдвига.Триггер 24 с раздельными входами устанавливается в единичное (исходно состояние от импульса частоты 1, поступающего на единичный вход.В управляемый Д-триггер 23 произвр" дится перепись с триггера 22 предварМ- тельно записанного в него предыдущегрединичного элемента, и одновременно установка триггера 22 в нулевое (ис" ходное) состояние. Регистры 12 и 21 в это время находятся в режиме хране ф ния. Регистр 12 сдвига в исходном состоянии выравнивания заполнен нулями. После окончания режима записи регист; ров 9 и 18 сдвигов наступает режим рвциркуляции регистров 12, 9, 18 и 21.В начальный момент времени в регистрах 21 хранится 2 К -разрядное двоичное слово с единицей в лК -ом разряде.На выходах элементов 1 и 2 с часто-. той , появляется логическое значениб ъК -го разряда, а на втором входе элемента НЕТ-ЭКВИВАЛЕНТНОСТЬ 10 логическое значение мК-го разряда элемен та 1 на все время режима рециркуляци 9. Элемент НЕТ-ЭКВИВАЛЕНТНОСТЬ 10 реализует переключательную функциюгде х -логическое значение первого1входа,х - логическое значение второгогвхода,х - логическое значение входаЪуправления.Таким образом, элемент НЕТ-ЭКВИВАЛЕНТНОСТЬ 10 производит операциюпоразрядного сравнения двоичного слова регистра 9 с логическим значениемвыхода устройства и, одновременно,операцию поразрядного логического умножения результата сравнения с содержимым регистра 12.На вход элемента 11 подается инверсное значение сигнала с выхода эле"мента НЕТ-ЭКВИВАЛЕНТНОСТЬ 10.Счетчик 14 задает количество последовательных операций вравнения и логическогоумножения, по результатам которых выносится решение о временном рассогласовании сигнала данных первого и второго входов устройства.Допустим цикл выбран равным Ы периодам частотытогда на (К)-ом периоде частоты 1 , на втором выходедекодера счетчика 14 появится импульсс длительностью, равной периоду частоты , который поступает на нулевойвход триггера 16 управления с раздельными входами и устанавливает его в исходное (нулевое) состояние,На (Я -1)-ом периоде частотынатретьем выходе декодера счетчика 14появится импульс, который поступает навход управления триггера 16 и разрешает на все время (М -1)-й рециркуляцииустановку триггера 16 сигналом инверсного значения с выхода элемента 11,поступающего на единичный вход триггера 161После окончания (М -1)-го периода,рециркуляции в регистре 12 будет нахоОдиться двоичное 2 К разрядное слово,.заполненное единицами, за исключениемК соседних разрядов, заполненных нулями. Эти К соседних разрядов однозначно определяют место в элементах 1 и 2задержки, в котором находится единичный элемент сигнала данных первого и 20второго входов, совпадающий с единичным элементом, считываемым с выходовэлементов 1 и 2 и поступающим на вы-ход устройства. На М -ом периоде час.тоты 1 на первом выходе декодера счетчика 14 появится импульс с длительностью, равной периоду частоты 1, который поступает на вход управления элемента 14 и на вкод элемента И 15.В результате на все время К -го пе- З 0риода рециркуляции на выходе элемента11 устанавливается нулевое значение,регистр 12 заполняется нулями и одновременно двоичное слово, хранившеесяв регистре 12 и характеризующее величину задержки, поступает на вход ввода величины элемента 2 задержки. Одновременно логическое значение выходатриггера 16 через элемент И 15 и ключи 4 (5) поступает на вход управления 4ввода величины задержки в элементах1 и 2.В случае единичного потенциала навыходе триггера 16 коммутатор 20 элементов 1 и 2 пропускает на вход регистра 21 в режиме рециркуляции двоичное 46слово величины задержки сигнала дан-ных первого и второго входов устройства.В случае нулевого потенциала навыходе триггера 16 управления коммутатор 20 пропускает на вход регистра21 в режиме рециркуляции сигнал с выхода регистра 21 и, таким образом,сохраняется прежнее значение величинызадержки элементов 1 и 2. 55 т.е. по существу равна нулю.Тогда возможная погрешность выравнивания при переключении из-за возможного отставания определения величины задержки вследствие суммарной нестабильности и возможности ошибок н сигвале данных параллельных каналов не будет превышать величины Т/К, При Ка 3, это эквивалентно 33 от То. На третий вход элементов 1 и 2 пот, дается с выхода регистра 12 инверсный сигнал, таким образом, регистр 21 хранит двоичное 2.пк -разрядное слово,за- щ полненное нулями за исключением К со, седних разрядов, заполненных единицаС помощью триггера 24 а раздельными входами производится считывание в режиме рециркуляции единичного элемен-" та в регистре 18 с номером разряда, совпадающим с номером первой правой единицы ( из К единиц) н регистре 21, Логическое значение единичного элемента, считанного с регистра 18 сдвига, через элемент И 19 записывается в трнггер 22 с раздельными входами, выполняющего функции промежуточной памяти.Очередным импульсом частоты 1 дли тельностьв Т; производится запись сигнала на выходе триггера 22 н Д-триггер 23, установка триггеров 22 и 24 исходное состояние, перевод регистров 21 и 12 н режим хранения, перевод ко- мутатора 17 с регистром 18 и коммутатора 8 с регистром 19 в,режим записи очередного единичного элемента сигнала данных первого и второго входов устройства.Допустим п т,к Э,ЬЕ 10 В=и 00 Ы,где ЬЖ. суммарная нестабильность частоты задающего генератора и генератора на передающей стороне;В - скорость передачи информации.Тогда емкость регистров 12, 9, 18, и 21 равна 2 к : 27 3 : 42 (разряда), где Р ж В = 1200 Гц. 5, Гк Ъ - ЭЬ 00 гц д Р йтк+1 ф 1200 ЭМЬ" 1) =151800 гц Вследствие нестабильности ьФ с учетом днух параллельных каналов, через М единичных элементов, где а рЭ Я 2 10 (элементов) будет происходить Флюктуация значащих моментов сигнала данных первог( входа и второго входа устрой:;тна навеличину.учетом этого выбирается И 14например г 1 = 15.Вероятность ложного выравниванияпри этом будет ранна учитывая наличие системы синхронизации дискретной информации в приемнике информации с исправляющей способностью, равной 48, можно утверждать что уже при К:3,возможно переключенне6041 б 0 Формула изобретения Составитель О.Погибловактор Н.Большакова Техред З.Чужик- Корректор А.Лакида Тираж 805арственного ко по делам изобр 3035, Москва, Ж, Ра. аз 2125/49ЦНИИПИ Госуд ПодписноеСовета Министров СССРи открытийнаб., д. 4/5 тет ени ска филиал ППП Патент, г. Ужгород, ул. Проектная каналов без искажения сигнала данных на выходе устройства.Предложенное устройство по сравнению с известным, обеспечивает любую заданную точность выравнивания, обладает высокой надежностью и обеспечивает повышение скорости передачи информации. Устройство автоматического выравнивания времени распространения при передаче дискретных сообщений по параллельным каналам, содержащее элементы задержки, выходы которых подключены соответственно к первым и вторым входам выходного коммутатора и блока контроля, выход последнего подключен к третьему входу выходного коммутатора, а через ключи к первому входу элементов задержки, о т л и ч а ю щ е е с я тем, что, с целью повышения точности выравнивания, введены входной коммутатор, первый и второй регистры сдвига, 25 коммутатор, элемент НЕТ-ЭКВИВАЛЕНТ. - НОСТЬ, задающий генератор, элемент запрета, триггер управления, элемент И и счетчик цикла выравнивания, при этом к вторым входам элементов задерж ки подключены входы входного коммутатора, выход которого подключен к третьим входам элементов задержки через последовательно соединенные коммутатор, первый регистр сдвига, выход которого соединен с вторым входом коммутатора, элемент НЕТ-ЭКВИВАЛЕНТНОСТЬ, элемент запрета, второй регистр сдвига, выход которого подключен к второму входу элемента НЕТ-ЭКВИВАЛЕНТНОСТЬ, к третьему входу которого подключен выход выходного коммутатора, при этом задающий генератор подключен к входу управления элементов задержки, к второму входу второго регистра сдвига и третьему входу коммутатора непосредственно, и к вторым входам ключей через последовательно соединенные счетчик цикла выравнивания, второй выход которого соединен соответственно с вторым и первым входами элемента запрета, элемента И, триггер управления, к второму входу которого подключен выход элемента запрета, а к третьему входу третий выход счетчика цикла выравнивания, и элемент И, выход блока контроля подключен к входу управления входного коммутатора.Источники информации, принятые во внимание при экспертизе: 1, Авторское свидетельство СССРР Зб 5099,кл. Н 03 К 13/32 1971.